-
公开(公告)号：CN100364068C
公开(公告)日：2008-01-23
申请号：CN200410034206.2
申请日：2004-04-08
申请人： 因芬尼昂技术股份公司 , 国际商业机器公司
IPC分类号： H01L21/3205 , H01L21/321 , H01L21/8238 , H01L21/336 , H01L29/78 , H01L27/092
CPC分类号： H01L29/665 , H01L21/28052 , H01L21/28518
摘要： 一种在一半导体装置上形成一自我对准金属硅化物的方法，其包括覆盖一第一耐火性金属层于一基板之硅区域之上，沉积一近贵金属层而覆盖于该第一耐火性金属层之上，以及沉积一第二耐火性金属层而覆盖于该近贵金属层之上。该半导体装置系在一第一退火步骤中进行退火，以形成邻接该半导体装置之已掺杂区域的硅化层，该近贵金属层未反应的部分以及该第二耐火性金属层系被移除，该装置可在一随意的第二退火步骤中进行退火，而将该硅化物层转变为一低电阻相硅化材料。接面漏电流及桥接系藉由本发明之实施例而被最小化或消除，并且，亦可以达成较平滑之硅化表面。
-
公开(公告)号：CN1591796A
公开(公告)日：2005-03-09
申请号：CN200410034206.2
申请日：2004-04-08
申请人： 因芬尼昂技术股份公司 , 国际商业机器公司
IPC分类号： H01L21/3205 , H01L21/321 , H01L21/8238 , H01L21/336 , H01L29/78 , H01L27/092
CPC分类号： H01L29/665 , H01L21/28052 , H01L21/28518
摘要： 一种在一半导体装置上形成一自我对准金属硅化物的方法，其包括覆盖一第一耐火性金属层于一基板之硅区域之上，沉积一近贵金属层而覆盖于该第一耐火性金属层之上，以及沉积一第二耐火性金属层而覆盖于该近贵金属层之上。该半导体装置系在一第一退火步骤中进行退火，以形成邻接该半导体装置之已掺杂区域的硅化层，该近贵金属层未反应的部分以及该第二耐火性金属层系被移除，该装置可在一随意的第二退火步骤中进行退火，而将该硅化物层转变为一低电阻相硅化材料。接面漏电流及桥接系藉由本发明之实施例而被最小化或消除，并且，亦可以达成较平滑之硅化表面。
-
公开(公告)号：CN1790739A
公开(公告)日：2006-06-21
申请号：CN200510115133.4
申请日：2005-11-10
申请人： 国际商业机器公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0843 , H01L21/26506 , H01L21/26586 , H01L29/6653 , H01L29/66628 , H01L29/66636 , H01L29/7834
摘要： 一种新颖晶体管结构和用于制造该结构的方法。所述新颖晶体管结构包括第一和第二源极/漏极(S/D)区域，这些区域的上表面低于所述晶体管结构的沟道区域的上表面。用于制造所述晶体管结构的方法开始于平面半导体层和所述半导体层上的栅极叠层。接着，除去所述栅极叠层的相反侧上的所述半导体层的顶部区域。接着，掺杂所述除去的区域之下的区域，以形成所述晶体管结构的降低的S/D区域。
-
公开(公告)号：CN1574285A
公开(公告)日：2005-02-02
申请号：CN200410048972.4
申请日：2004-06-12
申请人： 因芬尼昂技术股份公司 , 国际商业机器公司
IPC分类号： H01L21/768 , H01L21/31 , C23F1/02
CPC分类号： H01L21/76832 , H01L21/0332 , H01L21/31144 , H01L21/76811 , H01L21/76813 , H01L2221/1036 , Y10T428/12576 , Y10T428/12806 , Y10T428/265 , Y10T428/31678
摘要： 与双镶嵌制程一起使用的金属硬屏蔽，系被用于半导体装置的制造。该金属硬屏蔽系具有有利的半透明特征，以于制造一半导体装置的同时，能帮助在层间的对准，并且避免金属氧化剩余沉积的形成。该金属硬屏蔽系包括一TiN第一或主要(氮化钛)层以及一TaN(氮化钽)第二或帽盖层。
-
公开(公告)号：CN118435354A
公开(公告)日：2024-08-02
申请号：CN202280084926.6
申请日：2022-10-25
申请人： 国际商业机器公司
IPC分类号： H01L29/40
摘要： 一种半导体结构包括场效应晶体管(FET)，该场效应晶体管包括第一源极‑漏极区、第二源极‑漏极区、在第一源极‑漏极区和第二源极‑漏极区之间的栅极、以及在栅极下方并且在第一源极‑漏极区和第二源极‑漏极区之间的沟道区。还包括在场效应晶体管的正面上的正面布线网络，其具有多个正面布线；正面导电路径，其将所述正面布线中的一个与所述第一源极‑漏极区电互连；背面电源轨，在所述FET的背面上；以及背面接触部，将所述背面电源轨与所述第二源极‑漏极区电互连。电介质衬垫和背面电介质填充物在栅极的背面上与背面接触部相邻，并且它们在交叉栅极方向上电限制背面接触部。
-
公开(公告)号：CN117355938A
公开(公告)日：2024-01-05
申请号：CN202280037571.5
申请日：2022-06-20
申请人： 国际商业机器公司
IPC分类号： H01L23/528
摘要： 一种具有一个或多个背面金属层的半导体结构，所述一个或多个背面金属层包括由介电材料与背面金属层中的一个或多个电源线和地线分离的浮置金属层的多个部分。在一个或多个背面金属层中的每个背面金属层中的浮置金属层的多个部分中的每个部分的高度和在一个或多个背面金属层中的每个背面金属层中的浮置金属层的多个部分的相邻部分之间的距离与一个或多个背面金属层中的每个背面金属层的电容相关。
-
-
公开(公告)号：CN114207722A
公开(公告)日：2022-03-18
申请号：CN202080050046.8
申请日：2020-09-08
申请人： 国际商业机器公司
摘要： 一种用于形成MRAM器件的方法，包括：在嵌入在第一电介质(102)中的互连(106)上形成MTJ(202)；在所述MTJ(202)之上沉积封装层(204)；将所述MTJ(202)掩埋在第二电介质(206)中；在所述第二电介质(206)中在所述MTJ上方图案化沟槽(302’)，从而暴露所述MTJ(202)的顶部上方的所述封装层(204)，这在所述沟槽(302’)的底部处形成形貌；在所述形貌上方在所述沟槽(302’)中形成金属线(904)；使所述金属线(904)凹陷，其将所述金属线(904)分离成由所述封装层的暴露的峰分开的区段(904a，904b)；使所述封装层(204)的暴露的峰凹陷，以在所述MTJ(202)的顶部处形成凹陷；以及在所述凹陷中形成自对准触点(1202)。还提供了一种MRAM设备。
-
公开(公告)号：CN114127912A
公开(公告)日：2022-03-01
申请号：CN202080050904.9
申请日：2020-08-14
申请人： 国际商业机器公司
IPC分类号： H01L21/768
摘要： 提供了用于形成梯形互连的技术。在一个方面，一种用于形成互连结构的方法包括：在电介质中图案化具有V形轮廓的沟槽，V形轮廓具有圆形底部；使用PVD将衬垫沉积到沟槽中，PVD打开沟槽以在沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述沟槽保留在所述电介质中；将共形阻挡层沉积到具有所述梯形轮廓的所述沟槽中并对所述沟槽加衬；在所述共形阻挡层上沉积导体并填充具有所述梯形轮廓的所述沟槽；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。还提供了一种互连结构。
-
公开(公告)号：CN101410969B
公开(公告)日：2011-09-14
申请号：CN200780011319.2
申请日：2007-05-22
申请人： 国际商业机器公司
IPC分类号： H01L21/8242 , H01L27/12
CPC分类号： H01L21/84 , H01L21/76898 , H01L23/481 , H01L23/5223 , H01L27/1203 , H01L2924/0002 , Y10S438/957 , H01L2924/00
摘要： 提供了用于制造具有高Q片上电容器的半导体IC(集成电路)芯片的方法，在所述芯片背面上形成所述高Q片上电容器并使用穿晶片互连将所述高Q片上电容器连接到在所述芯片正面上的集成电路。在一方面，半导体器件包括半导体衬底，所述半导体衬底具有正面、背面、和在所述衬底的所述正面与背面之间插入的掩埋绝缘层。在所述半导体衬底的所述正面上形成集成电路，在所述半导体衬底的所述背面上形成集成电容器，以及形成穿过所述掩埋绝缘层的互连结构以将所述集成电容器连接到所述集成电路。
-
-
-
-
-
-
-
-
-
搜索结果
15 条记录 (耗时 0.028 秒)