公开(公告)号：CN100559501C

公开(公告)日：2009-11-11

申请号：CN02106439.3

申请日：2002-02-28

Applicant: 富士通微电子株式会社

Inventor： 森邦 ,  松宫正人

IPC: G11C8/20 ,  G11C11/4063 ,  G11C11/413

CPC classification number: G11C29/808 ,  G11C29/816

Abstract: 一种半导体存储器件包括用于把数据输入输出到该器件的外部的数据缓冲器，多个DRAM单元阵列模块，位于多个DRAM单元阵列模块周围的SRAM冗余单元，存储在DRAM单元阵列模块中的缺陷存储单元的地址的熔断电路，把输入地址与存储在熔断电路中的地址相比较的比较电路，以及响应来自所述比较电路的地址匹配信号把所述SRAM冗余单元连接到所述数据缓冲器的输入/输出总线。

公开(公告)号：CN100555446C

公开(公告)日：2009-10-28

申请号：CN03157580.3

申请日：2003-09-24

Applicant: 富士通微电子株式会社

Inventor： 佐藤绫子 ,  松宫正人 ,  江渡聪

IPC: G11C11/401 ,  G11C5/06 ,  H01L27/108

CPC classification number: H01L27/0207 ,  H01L27/10811 ,  H01L27/10882 ,  H01L27/112 ,  H01L27/11253 ,  H01L27/1126

Abstract: 一种双单元型半导体存储器件，其中的芯片面积可以被减小。在用于将数据作为互补信息存储在至少一对存储单元中的双单元型半导体存储器件中，存储单元按照位线被设置的间隔布置在多个字线上。至少存储了互补信息并且代表多个各自连接到一对位线上的区域的一对存储单元形成一个双单元。

公开(公告)号：CN100477002C

公开(公告)日：2009-04-08

申请号：CN02106179.3

申请日：2002-04-08

Applicant: 富士通微电子株式会社

Inventor： 北本绫子 ,  松宫正人

IPC: G11C11/4063 ,  G11C11/413 ,  G11C7/00 ,  G11C7/06

CPC classification number: G11C11/409 ,  G11C7/10 ,  G11C2207/002 ,  G11C2207/065 ,  G11C2207/108

Abstract: 于读操作中将位线上的数据放大并输出到存储器外部，数据控制电路将从存储单元读出的所有数据输出到位线上并由读出放大器同时地放大。在写操作中将从外部供给位线的数据放大而写入存储单元内，数据控制电路将外部输入并为读出放大器同时放大的所有数据写入存储单元内。由于为读出放大器同时放大的所有数据都相对外部输入/输出，故可提高输入/输出数据的传输速率和能减少每单位传输数据量的功率消耗。