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公开(公告)号：CN100524515C
公开(公告)日：2009-08-05
申请号：CN200510112863.9
申请日：2005-10-14
Applicant: 富士通微电子株式会社
IPC: G11C11/401 , G11C11/407
CPC classification number: G11C7/1045 , G11C11/406 , G11C11/40611 , G11C11/40615
Abstract: 本发明公开了一种半导体存储器器件和信息处理系统。通过刷新控制单元，在存储器单元阵列处用于保持存储在存储器单元中的数据的刷新操作被使得能够被切换为是基于从外部输入的外部刷新请求还是内部生成的内部刷新请求而被执行，因此，当基于外部刷新请求执行刷新操作时，可以仅以执行根据访问请求的操作所需的时间，而不包括执行刷新操作所需的时间，来执行对于存储器单元阵列的根据来自外部的访问请求的访问操作。
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公开(公告)号：CN101465158A
公开(公告)日：2009-06-24
申请号：CN200810180926.8
申请日：2008-11-18
Applicant: 富士通微电子株式会社
Inventor： 藤冈伸也
IPC: G11C11/406
CPC classification number: G11C11/406 , G11C11/40603 , G11C11/40615
Abstract: 本发明公开了一种半导体存储器、存储器系统和存储器访问控制方法。该半导体存储器包括包含多个存储单元的存储器核心，生成用于刷新存储单元的刷新请求的刷新生成单元，响应于访问请求而执行访问操作的核心控制单元，在芯片使能信号的激活和刷新请求发生冲突时激活等待时间延长信号、并且响应于芯片使能信号的失活而失活等待时间延长信号的等待时间判定单元，输出等待时间延长信号的等待时间输出缓冲器，以及在等待时间延长信号的激活期间改变从访问请求到向数据端子传送数据的等待时间的数据控制单元。
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公开(公告)号：CN101465151A
公开(公告)日：2009-06-24
申请号：CN200810177670.5
申请日：2008-11-20
Applicant: 富士通微电子株式会社
CPC classification number: G11C11/4076 , G11C7/1051 , G11C7/1057 , G11C7/1066 , G11C11/4074 , G11C2207/2227
Abstract: 本发明提供了存储器系统和存储器的控制方法。该存储器系统包括：半导体存储器，该半导体存储器包括根据第一电源电压操作的内部电路，以及耦合到该内部电路并且根据第二电源电压操作的存储器输入/输出电路；第一控制单元，该第一控制单元包括耦合到存储器输入/输出电路并且根据第二电源电压操作的控制输入/输出电路；电压生成单元，该电压生成电路生成第二电源电压，并且根据电压调节信号来改变第二电源电压；时钟生成单元，该时钟生成单元生成时钟信号，并且根据时钟调节信号来改变时钟信号的频率；以及第二控制单元，该第二控制单元根据第一控制单元对半导体存储器的访问状态，来生成电压调节信号和时钟调节信号。
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公开(公告)号：CN100570750C
公开(公告)日：2009-12-16
申请号：CN200510123709.1
申请日：2005-11-18
Applicant: 富士通微电子株式会社
CPC classification number: G11C29/06 , G11C29/10 , G11C2029/0405 , G11C2029/1204 , G11C2029/3602
Abstract: 包括第一步到第六步的预烧测试被施加到半导体存储器上，在每一步中，电压被施加相同的时长，该半导体存储器具有交替排列的具有位线彼此交叉的扭曲结构的位线对和具有位线彼此平行的非扭曲结构的位线对。由于向所有位线施加应力的时长可以设为相等，所以在位线之间施加应力的时长上不会发生偏差。可以防止存储单元特性由于预烧测试而引起的过度恶化。另外，在第一步到第六步中可以使未向其施加应力的位线数目最小。因此，可以增大向其施加应力的位线的比率，这减少了预烧测试时间。从而可以减小测试成本。
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Patent Agency Ranking
公开(公告)号：CN100490010C
公开(公告)日：2009-05-20
申请号：CN200410081795.X
申请日：2004-12-31
Applicant: 富士通微电子株式会社
IPC: G11C11/407 , G11C8/00
Abstract: 本发明涉及半导体存储器件和存储器系统。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存与提供自外部的访问请求相关的信息的译码结果，并且在处理电路即芯片控制电路和地址译码器中对与来自外部的访问请求相关的信息的译码，以及由访问控制电路在存储单元阵列中执行的与外部访问请求相对应的操作可以相互独立地并行执行，从而可以多重输入来自外部的访问请求，并且对于存储单元阵列中与外部访问请求相对应的操作和译码可以实现流水线化的操作，因此能够加快对半导体存储器件的访问操作，而不会引起任何问题。
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公开(公告)号：CN101430928A
公开(公告)日：2009-05-13
申请号：CN200810182921.9
申请日：2004-12-31
Applicant: 富士通微电子株式会社
IPC: G11C11/406 , G11C7/10
Abstract: 本发明涉及半导体存储器件和存储器系统。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存与提供自外部的访问请求相关的信息的译码结果，并且在处理电路即芯片控制电路和地址译码器中对与来自外部的访问请求相关的信息的译码，以及由访问控制电路在存储单元阵列中执行的与外部访问请求相对应的操作可以相互独立地并行执行，从而可以多重输入来自外部的访问请求，并且对于存储单元阵列中与外部访问请求相对应的操作和译码可以实现流水线化的操作，因此能够加快对半导体存储器件的访问操作，而不会引起任何问题。
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公开(公告)号：CN101430927A
公开(公告)日：2009-05-13
申请号：CN200810182920.4
申请日：2004-12-31
Applicant: 富士通微电子株式会社
IPC: G11C11/406 , G11C7/10
Abstract: 本发明涉及半导体存储器件和存储器系统。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存与提供自外部的访问请求相关的信息的译码结果，并且在处理电路即芯片控制电路和地址译码器中对与来自外部的访问请求相关的信息的译码，以及由访问控制电路在存储单元阵列中执行的与外部访问请求相对应的操作可以相互独立地并行执行，从而可以多重输入来自外部的访问请求，并且对于存储单元阵列中与外部访问请求相对应的操作和译码可以实现流水线化的操作，因此能够加快对半导体存储器件的访问操作，而不会引起任何问题。
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公开(公告)号：CN100485807C
公开(公告)日：2009-05-06
申请号：CN03825255.4
申请日：2003-06-30
Applicant: 富士通微电子株式会社
IPC: G11C11/407
CPC classification number: G11C8/08 , G11C7/1018 , G11C7/1042 , G11C11/4076 , G11C11/408 , G11C11/4085
Abstract: 在连续模式中，字控制电路重叠地激活对应于起始行地址和下一行地址的字线。相应地，即使在起始地址表明连接到字线的末存储器单元的情形下，字线的切换操作也变得不必要。因此可以顺序方式访问连接到不同字线的存储器单元。即，访问半导体存储器设备的控制器可不中断数据地访问存储器。这可防止数据传输速率的降低。而且，也不必形成用于将字线正被切换的事实通知控制器的信号和控制电路，于是半导体存储器设备的结构和控制器的控制电路可被简化。这降低了系统成本。
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公开(公告)号：CN100468572C
公开(公告)日：2009-03-11
申请号：CN200410104483.6
申请日：2004-12-31
Applicant: 富士通微电子株式会社
IPC: G11C11/4091 , G11C7/12
CPC classification number: G11C11/406 , G11C5/147 , G11C11/4094 , G11C29/02 , G11C29/025 , G11C29/12005 , G11C2029/5006 , G11C2211/4065 , G11C2211/4067
Abstract: 本发明提供了一种存储器器件，所述存储器器件具有：存储数据的存储器单元；选择存储器单元的字线；连接到所选的存储器单元的位线；向位线提供预充电电压的预充电电源；将预充电电源连接到位线或将预充电电源与位线断开的预充电电路；以及根据操作状况以至少两个阶段控制预充电电源和位线之间电流流动幅度的电流限制元件。
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