-
公开(公告)号：CN108766885B
公开(公告)日：2020-09-11
申请号：CN201810149985.2
申请日：2018-02-13
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L29/423
Abstract: 本发明公开了一种具有三维沟道的复合栅IGBT芯片的制作方法，包括：在晶圆基片的上表面形成第一氧化层；对第一氧化层上的第一预设位置进行刻蚀，裸露出下方的晶圆基片；将P型杂质注入到裸露的晶圆基片的第二预设位置，并使其扩散第一结深形成P阱；对P阱上的第三预设位置进行刻蚀，形成沟槽，沟槽深度大于P阱深度；在沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层；在沟槽内以及第一氧化层和第二氧化层上形成多晶硅层，沟槽内的多晶硅填满沟槽；对多晶硅层上的第四预设位置进行刻蚀，裸露出沟槽的沟槽口以及部分P阱上方的第二氧化层。本发明制作方法制成的IGBT芯片既具有较好的耐压性，同时也增大了沟道密度，从而大幅度提升了芯片电流密度。
-
公开(公告)号：CN109841674B
公开(公告)日：2020-08-28
申请号：CN201711225585.7
申请日：2017-11-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/08
Abstract: 本发明涉及具有改进的发射极结构的沟槽栅IGBT。沟槽栅IGBT包括平行的两个沟槽以及位于所述两个沟槽之间的P基区和发射极，其中，所述发射极位于所述P基区上方，所述发射极包括多个N++区与两两相接的多个P++区，其中，从所述沟槽栅IGBT的顶面看，每个所述P++区的形状均为以下任一种：圆形，其内接于所述两个沟槽的侧壁；椭圆形，其内接于所述两个沟槽的侧壁；以及N边形，N为大于或等于2的偶数，其中，所述N边形有且只有两个顶点分别位于所述两个沟槽的侧壁上，且所述N边形关于所述两个沟槽中间的与所述沟槽平行的直线对称，并且，所述N++区为所述两个沟槽的侧壁之间的除了所述P++区之外的区域。
-
公开(公告)号：CN107275394B
公开(公告)日：2020-08-14
申请号：CN201610216853.8
申请日：2016-04-08
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L23/58
Abstract: 本发明公开了一种功率半导体模块及其自保护方法，在第一金属化区与第二金属化区之间，或功率半导体芯片的发射极母排与集电极母排之间的功能单元。当功率半导体模块正常工作时，电流从集电极母排经第二金属化区流至功率半导体芯片，再经第一金属化区流至发射极母排。当功率半导体芯片工作时的发热使得功率半导体模块的内部上升至一定温度时，从集电极母排流过的电流通过功能单元直接流至发射极母排，而不再流过功率半导体芯片。本发明描述的功率半导体模块及其自保护方法无需外围控制电路参与，具有超温度自动保护功能，能够有效地保护功率半导体芯片因为过热而失效，同时降低了控制电路的复杂性，提高了系统工作的可靠性。
-
公开(公告)号：CN111244151A
公开(公告)日：2020-06-05
申请号：CN201811444411.4
申请日：2018-11-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 本发明提供一种功率半导体器件超级结终端结构，包括位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区与第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽，实现芯片终端体内电场三维均匀分布。通过本发明能够在提高芯片终端耐压的同时减少终端结构所占芯片面积的比例。
-
公开(公告)号：CN111106084A
公开(公告)日：2020-05-05
申请号：CN201811249360.X
申请日：2018-10-25
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L23/482 , H01L23/498 , H01L23/49 , H01L21/60
Abstract: 本申请提供了一种用于引线键合的衬底金属层结构以及功率半导体器件，衬底金属层结构自下而上依次包括：衬底；金属层，其设置在该衬底的上表面；以及引线，其设置在该金属层的远离该衬底的表面上并与该金属层形成引线键合；其中，该金属层包括叠置而成的多个子金属层，并且该多个子金属层的表面积自下而上逐渐减小。通过该衬底金属层结构及功率半导体器件，可以成功实现降低引线键合失效率，且金属层应力较小，工艺实现简单，成本较低，提高了器件的可靠性。
-
Patent Agency Ranking
公开(公告)号：CN111105990A
公开(公告)日：2020-05-05
申请号：CN201811271305.0
申请日：2018-10-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/02 , H01L21/768
Abstract: 本发明公开一种适用于铜金属化半导体器件的薄膜结构，包括依次设置于上层金属层和衬底之间的铜金属层、阻挡层和粘附层，所述阻挡层用于防止铜向衬底扩散，所述粘附层用于将阻挡层粘附在衬底上。本发明的另一方面还公开了一种适用于铜金属化半导体器件的薄膜结构的制备方法。本发明中的薄膜结构既能提高铜与阻挡层以及阻挡层与衬底之间的粘附性，防止器件表面金属层脱落。
-
公开(公告)号：CN106783951B
公开(公告)日：2020-03-24
申请号：CN201611207152.4
申请日：2016-12-23
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 本申请提供了一种半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
-
公开(公告)号：CN107728032B
公开(公告)日：2020-01-14
申请号：CN201610672233.5
申请日：2016-08-16
Applicant: 株洲中车时代电气股份有限公司
Abstract: 一种压接型功率半导体器件的测试装置，包括：测试台控制器；测试底座，测试底座中分布有若干用于放置被测压接型功率半导体器件的测试工位，各个测试工位中形成有用于与被测压接型功率半导体器件的第一被测端子连接的第一测试电极，其中，各个测试工位的第一测试电极与测试台控制器连接；测试顶盖，其与测试台控制器连接，用于在测试台控制器向被测压接型功率半导体器件施加指定压力，测试顶盖中分布有若干用于与被测压接型功率半导体器件的第二被测端子连接的第二测试电极，各个第二测试电极与测试台控制器连接。该装置解决了传统压接型IGBT/FRD子单元无法测试或者测试难度非常大的问题，其可以实现多个子单元同时独立测试与结果记录。
-
公开(公告)号：CN105931963B
公开(公告)日：2019-12-03
申请号：CN201610526004.2
申请日：2016-07-06
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/329 , H01L29/868
Abstract: 本发明公开了一种碳化硅PiN二极管的结终端结构的制造方法，首先在晶圆上生长衬垫氧化层和衬垫氮化硅；然后利用光刻和腐蚀工艺定义需要生长氧化层的区域；再利用衬垫氧化层和衬垫氮化硅作为阻挡层生长氧化层；最后通过湿法腐蚀的方式去除衬垫氮化硅和衬垫氧化硅。通过这种方法能够避免在获得碳化硅PiN二极管的结终端结构的过程中由于刻蚀造成的损伤，通过由于进行了氧化，提高了载流子的寿命，从而改善了器件的性能。
-
公开(公告)号：CN108122897B
公开(公告)日：2019-11-29
申请号：CN201611085332.X
申请日：2016-11-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L25/07
Abstract: 本发明提供一种IGBT模块，其包括上电极、下电极以及设置在所述上电极与下电极之间的多个子单元，所述上电极上设有与多个子单元一一对应的盲孔，所述子单元包括从所述下电极向所述上电极方向依次层叠的第一导电基板、芯片、第二导电基板、导电压块以及弹性元件，所述弹性元件设置于所述盲孔内，并呈压缩状。本发明具有保证各子单元压力均衡、避免芯片压坏，且占用空间小，模块体积小的优点。
-
-
-
-
-
-
-
-
-
Search Results
111
records
(took 0.061 seconds)
