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    高分辨率模数转换器
    1.
    发明授权
    高分辨率模数转换器 有权

    公开(公告)号：CN104980157B

    公开(公告)日：2018-06-08

    申请号：CN201510162131.4

    申请日：2015-04-08

    申请人： 美国亚德诺半导体公司

    发明人： J·梅米希安

    IPC分类号： H03M1/38

    CPC分类号： H03M1/442 ,  H03M1/002 ,  H03M1/168

    摘要： 本发明涉及高分辨率模数转换器。所公开的系统、方法和装置涉及每级一位ADC。所述每级一位ADC在每一个级处提取一个或多个位并且产生残差，以使得后继类似或相同级可提取更多个位。所述ADC使用反射二进制输出码，以使得可通过观察输入的符号(例如，极性)来提取位。所述残差可通过整流输入，使所述输入乘以二，并且使所述输入电平移位半个跨度来生成。使用电容器和开关来实现所述残差的所述生成。这使所述ADC具有低的功率消耗和小的大小。

    管线式模数转换器及其乘法数模转换器
    2.
    发明授权
    管线式模数转换器及其乘法数模转换器 有权

    公开(公告)号：CN104954019B

    公开(公告)日：2018-04-06

    申请号：CN201510130508.8

    申请日：2015-03-24

    申请人： 联发科技股份有限公司

    发明人： 连原庆

    IPC分类号： H03M1/12 ,  H03M1/66

    CPC分类号： H03M1/442 ,  H03M1/00 ,  H03M1/0697 ,  H03M1/12 ,  H03M1/1215 ,  H03M1/164 ,  H03M1/468

    摘要： 本发明公开一种管线式模数转换器及其乘法数模转换器。所述乘法数模转换器包括运算放大器以及共享运算放大器的第一开关电容器网络及第二开关电容器网络，当第一开关电容器网络耦接到运算放大器时，运算放大器与第一电容式负载单元耦接，且当第一开关电容器网络从运算放大器断开时，第一电容式负载单元复位；当第二开关电容器网络耦接到运算放大器时，运算放大器与第二电容式负载单元耦接，且当第二开关电容器网络从运算放大器断开时，第二电容式负载单元复位。本发明能够有效地缩短管线式模数转换器的稳定时间。

    无负载多级逐次逼近寄存器辅助的流水线式模数转换器
    3.
    发明授权
    无负载多级逐次逼近寄存器辅助的流水线式模数转换器 有权

    公开(公告)号：CN104320140B

    公开(公告)日：2017-05-31

    申请号：CN201410529902.4

    申请日：2014-10-09

    申请人： 香港应用科技研究院有限公司

    发明人： 骆智峯 ,  郑士源

    IPC分类号： H03M1/38

    CPC分类号： H03M1/442 ,  H03M1/002 ,  H03M1/164 ,  H03M1/40

    摘要： 本发明公开了一种多级逐次逼近寄存器(SAR)流水线式模数转换器(ADC)，其在两个开关电容网络之间有一个放大器，每个开关电容网络都由一个SAR控制。由于放大器增益，该放大器的负载电容被放大。该放大的负载电容会不成比例地增加功率消耗。在放大阶段，使用反馈开关，将第二级开关电容器的背极板连接到放大器输入，因此第二级开关电容器就连接在放大器的输入和输出之间，作为反馈电容器，而不是负载电容器。在重置阶段，重置开关驱动第二级开关电容器的两个极板接地，然后进入放大阶段。因此第二级开关电容器既作为反馈电容器又作为第二级SAR的开关电容器。因为在放大阶段没有单独的负载电容器，所以放大器功率降低了。

    电容阵列及其版图设计方法
    4.
    发明授权
    电容阵列及其版图设计方法 有权 转让

    公开(公告)号：CN103532554B

    公开(公告)日：2016-04-27

    申请号：CN201310502617.9

    申请日：2013-10-23

    申请人： 中国电子科技集团公司第二十四研究所

    发明人： 王妍 ,  王育新 ,  胡刚毅 ,  李婷 ,  刘涛 ,  陈光炳

    IPC分类号： H03M1/12 ,  G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/50 ,  G06F17/5077 ,  H01G4/38 ,  H01G15/00 ,  H03M1/164 ,  H03M1/442

    摘要： 本发明提供了一种电容阵列版图设计方法，包括以下步骤：确定单位电容布线方式：使得单位电容的上极板连线和下极板连线相互平行；确定电容阵列布局：a、确定单边电容阵列版图的列数的最大值Mh，b、确定单边电容阵列中第一类至第K类电容在版图布局中的列数，c、对电容阵列中的电容进行布局；电容阵列布线：使得每一单位电容的上下极板连线的并行长度一致；以及对版图进行寄生参数提取，验证电容阵列版图设计是否满足匹配要求。本发明还提供了一种电容阵列。上述电容阵列及版图布局方法不仅消除了由寄生电容引起的电容比例失配误差，以使电容阵列匹配，而且操作简单方便。

    管线式模数转换器及其乘法数模转换器
    5.
    发明公开
    管线式模数转换器及其乘法数模转换器 有权

    公开(公告)号：CN104954019A

    公开(公告)日：2015-09-30

    申请号：CN201510130508.8

    申请日：2015-03-24

    申请人： 联发科技股份有限公司

    发明人： 连原庆

    IPC分类号： H03M1/12 ,  H03M1/66

    CPC分类号： H03M1/442 ,  H03M1/00 ,  H03M1/0697 ,  H03M1/12 ,  H03M1/1215 ,  H03M1/164 ,  H03M1/468

    摘要： 本发明公开一种管线式模数转换器及其乘法数模转换器。所述乘法数模转换器包括运算放大器以及共享运算放大器的第一开关电容器网络及第二开关电容器网络，当第一开关电容器网络耦接到运算放大器时，运算放大器与第一电容式负载单元耦接，且当第一开关电容器网络从运算放大器断开时，第一电容式负载单元复位；当第二开关电容器网络耦接到运算放大器时，运算放大器与第二电容式负载单元耦接，且当第二开关电容器网络从运算放大器断开时，第二电容式负载单元复位。本发明能够有效地缩短管线式模数转换器的稳定时间。

    具有缩放参考电压的开关电容器电路
    8.
    发明公开
    具有缩放参考电压的开关电容器电路 有权

    公开(公告)号：CN101133556A

    公开(公告)日：2008-02-27

    申请号：CN200580048878.1

    申请日：2005-12-30

    申请人： 德州仪器公司

    发明人： 马尔科·科西

    IPC分类号： H03M1/38

    CPC分类号： H03M1/08 ,  H03M1/0695 ,  H03M1/442

    摘要： 本发明揭示一种精确性经改进的管线模拟到数字转换器(ADC)(30)。所述管线ADC(30)包含一序列的级(20)，其中每一级包含采样与保持电路(22)、模拟到数字转换器(23)以及数字到模拟转换器(DAC)(25)、加法器(24)和增益级(27)的功能，在所述功能处产生残余信号(RES)以供施加于所述序列中的下一级(20)。乘法DAC执行所述级(20)中的所述DAC(25)、加法器(24)和增益级(27)的所述功能，且基于运算放大器。采样电容器和参考电容器在采样阶段中从所述采样与保持电路(22)接收模拟输入；并联电容器经提供以维持恒定的电路增益。响应于所述模拟到数字转换器(23)在其级(20)中的数字输出，将电平超出所述运算放大器的输出范围的扩展参考电压(VREFNXVREFNX)施加于所述参考电容器。根据所述扩展参考电压(VREFNXVREFNX)超出所述运算放大器输出电平的程度来缩放所述参考电容器。因此，大大减少了所述参考电压(VREFNXVREFNX)上的噪声对所述残余信号(RES)的影响。

    用于管线模拟至数字转换器的数字逻辑修正电路
    10.
    发明授权
    用于管线模拟至数字转换器的数字逻辑修正电路 失效 转让

    公开(公告)号：CN1199356C

    公开(公告)日：2005-04-27

    申请号：CN00819042.9

    申请日：2000-08-25

    申请人： 先进微装置公司

    发明人： 江美玲

    IPC分类号： H03M1/06 ,  H03M1/12

    CPC分类号： H03M1/0695 ,  H03M1/0624 ,  H03M1/442

    摘要： 一个数字逻辑修正(DLC)电路(68)，该数字逻辑修正(DLC)电路(68)可以应用在管线(pipeline)模拟至数字(A/D)的转换器(60)，而管线(pipeline)模拟至数字(A/D)的转换器(60)在结构上有多重的级，每一级都会产生至少一对的数字输出，而从这些数字输出，可以得到某一个模拟输入信号的数字表示法。DLC电路(68)包含有一个加法器(176)，而该加法器(176)有多重的输入端和输出端。DLC电路(68)有许多的数字延迟单元群，而每一数字延迟单元群包含至少一个数字延迟器(170)、数字延迟单元群的一个输入端(172)用来接收相对的数字输出位，而数字延迟单元群的一个输出端(174)用来提供一个到其个别对应加法器输入端的延迟数字输出位。DLC电路(68)有一个时序产生器(70)，而该时序产生器(70)可以产生时序信号给DLC电路(68)，以使每一个数字延迟单元群的输出信号在数据有效期间到达加法器输入端变得同步。在以上的装置中，有一个主要时序信号加在每一相隔级的数字延迟单元群上，而次要时序信号加在其余的数字延迟单元群上，主要时序信号和次要时序信号所施加的时间点是要有效地延迟每一个级上的数字输出位，而此延迟的动作是透过个别所属的数字延迟单元群而达成，延迟之后会使得数字输出位数据有效期间到达加法器的输入端，因此加法器((176)会在其输出端产生代表模拟输入信号的数字表示式。