半导体器件
    1.
    发明公开
    半导体器件 审中-实审

    公开(公告)号:CN107872225A

    公开(公告)日:2018-04-03

    申请号:CN201710751214.6

    申请日:2017-08-28

    发明人: 吉冈佑记

    IPC分类号: H03M1/08

    摘要: 本申请涉及半导体器件。根据一个方面,半导体器件(1)包括:被配置为接收模拟信号的输入电路(11_1),所述模拟信号和数字信号被选择性地输入;被配置为由与所述输入电路(11_1)共用的电源驱动并接收数字信号的输入电路(11_4),所述数字信号和模拟信号被选择性地输入;AD转换器(15),被配置为对输入到所述输入电路(11_1)的模拟信号进行AD转换;边沿检测电路(12),被配置为检测输入到输入电路(11_4)的数字信号的边沿;以及控制单元(13),被配置为基于所述边沿检测电路(12)的检测的结果,对所述AD转换器(15)的AD转换的结果执行预定处理。

    转换电路及通信设备
    2.
    发明授权

    公开(公告)号:CN104682960B

    公开(公告)日:2017-08-08

    申请号:CN201310636719.X

    申请日:2013-11-27

    IPC分类号: H03M1/54

    CPC分类号: H03M1/462 H03M1/02

    摘要: 一种转换电路及通信设备。所述转换电路包括:供模拟信号输入的采样保持电路;数模转换电路;与所述采样保持电路的输出端和所述数模转换电路的输出端连接的比较器;以及与所述比较器的输出端连接的控制电路,当所述采样保持电路接收到模拟信号时,所述控制电路控制所述采样保持电路和所述比较器工作,根据所述比较器的输出控制所述数模转换电路的输出,并输出对应的数字信号;当所述控制电路监测到数字信号输入时,控制所述数模转换电路对所述数字信号进行数模转换,并由所述数模转换电路输出对应的模拟信号。应用所述转换电路,可以有效地减小芯片的面积,降低芯片的成本。

    一种逐次逼近寄存器型模数转换器

    公开(公告)号:CN106788431A

    公开(公告)日:2017-05-31

    申请号:CN201611178625.2

    申请日:2016-12-19

    IPC分类号: H03M1/00 H03M1/46

    CPC分类号: H03M1/002 H03M1/462

    摘要: 本发明涉及模数转换技术,尤其涉及一种逐次逼近寄存器型模数转换器,包括取样比较器,数模转换器,控制器,寄存器,存储器,处理器和参考电路,比较器将输入模拟量与每个参考模拟量依次进行比较,并输出反映比较结果的一组组数字信号到存储器中,处理器读取并分析一时间段内的存储器中的数字信号,输出与该时间段对应的分析结果,实现处理器对分析结果的自学习更新过程;控制器从处理器接收分析结果,并根据分析结果改变参考模拟量或改变自身的控制信号,使得逐次逼近寄存器型模数转换器改变搜索策略,减少逼近次数,从而达到降低功耗,加快速度,增大分辨率的目的。

    自校准模数转换器及校准模数转换器中误差的方法

    公开(公告)号:CN103036564B

    公开(公告)日:2016-04-20

    申请号:CN201210365828.8

    申请日:2012-09-27

    IPC分类号: H03M1/10

    摘要: 公开了用于修正数据采集系统的偏移和线性度误差的方法和装置。电荷再分配数模转换器(CDAC)连接至比较器的差分输入中的一个,比较器的第二输入来自CDAC。校准算法内置在数字控制单元中。数字控制单元顺序地检测偏移和电容器失配误差,在校准模式中存储针对每个误差的校准编码,并在正常转换期间提供与对分搜索定时同步的输入相关误差修正信号以调整比较器的差分输入,且补偿非理想功能CDAC的输出处存在的输入相关误差。

    分段式数模转换器
    5.
    发明公开

    公开(公告)号:CN105471435A

    公开(公告)日:2016-04-06

    申请号:CN201510634182.2

    申请日:2015-09-29

    发明人: A·乔普拉

    IPC分类号: H03M3/00

    摘要: 本发明的各个实施例涉及分段式数模转换器。在一个实施例中,数模转换器(DAC)将输入数字信号转换为输出模拟信号,并且包括第一分段和第二分段、组合器、和控制器。第一分段包括第一数量的第一元件,该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号,并且第二分段包括第二数量的第二元件,该第二元件配置为响应于数字信号的第二部分而生成第二模拟信号。组合器配置为组合第一模拟信号和第二模拟信号以生成输出模拟信号,并且控制器配置为去激活第一元件中的一个并且使第二元件中的一个激活来替代第一元件中的被去激活的一个。例如,这种分段式DAC可以适合用在求和增量型ADC中。

    低功耗电荷重分配电容阵列电路

    公开(公告)号:CN105471432A

    公开(公告)日:2016-04-06

    申请号:CN201510800040.9

    申请日:2015-11-19

    IPC分类号: H03M1/46

    CPC分类号: H03M1/462

    摘要: 低功耗电荷重分配电容阵列电路,涉及模拟集成电路领域。本发明包括比较器和逐次逼近逻辑电路,比较器的输出端连接逐次逼近逻辑电路的输入端,逐次逼近逻辑电路的输出端通过采样电容阵列单元连接比较器的第一输入端,其特征在于,在比较器的第一输入端还设置有缩放电容单元,在比较器的第二输入端通过匹配电容单元接地,由缩放电容单元和采样电容阵列单元形成的组合的等效电容值与匹配电容单元的电容值相等。本发明采用缩放电容结构,在不降低电容阵列匹配误差的情况下,大幅降低了模数转换器的功耗。

    具有逐次逼近模数转换器的电路

    公开(公告)号:CN101682332B

    公开(公告)日:2013-03-27

    申请号:CN200880018872.3

    申请日:2008-05-27

    IPC分类号: H03M1/46

    CPC分类号: H03M1/462 H03M1/144

    摘要: 在逐次逼近模数转换过程中,选择出向模拟输入信号的数字表示收敛的相继的数字参考值的序列。根据相继的数字参考值产生模拟参考信号并将其与模拟输入信号比较。根据比较结果选择数字参考值。在数字参考值的选择中,每次根据来自多个在先递归循环的比较器结果的值来选择在数字参考值之间的相继的步长。该比较结果定义了相继缩窄的数字值范围的序列,所述范围包含模拟输入信号的数字表示。使用多个比较器结果来选择数字参考值中的步长使得可以减小关于比较结果是否已稳定的不确定性。这从而使得可以减小相继的范围的大小,从而加速了收敛。