公开(公告)号：CN118801895A

公开(公告)日：2024-10-18

申请号：CN202411276602.X

申请日：2024-09-12

申请人： 中昊芯英(杭州)科技有限公司

发明人： 杨龚轶凡 ,  郑瀚寻 ,  闯小明 ,  杨晓宇

IPC分类号： H03M7/04 ,  G06F17/14 ,  G11C11/413

摘要： 本申请公开一种旋转因子的编码、读取方法及装置、介质及芯片。该编码装置包括：第一获取模块，用于获取待处理数据的运算信息，所述运算信息包括所述待处理数据的序列长度和正向数论变换时的并行度；基于所述运算信息，确定所述待处理数据在正向数论变换时所需要的各个旋转因子；排除所述待处理数据在正向数论变换的前预设个数阶段的旋转因子；编码模块，用于构建剩余阶段中的各个旋转因子和用于存储旋转因子的各个静态随机存取存储器的存储映射关系本申请实施例中，基于编码装置构建存储映射关系后，在基于存储映射关系进行存储各个旋转因子时，前b‑1个阶段中的冗余旋转因子无需储存，从而降低了旋转因子的存储空间开销。

公开(公告)号：CN113380294B

公开(公告)日：2024-10-11

申请号：CN202110792634.5

申请日：2021-07-13

申请人： 上海航天测控通信研究所

发明人： 周少骞 ,  罗小成 ,  姚崇斌 ,  秦芳 ,  李洪星 ,  向前

IPC分类号： G11C11/413

摘要： 本发明公开了一种FPGA配置FLASH芯片抗单粒子翻转电路，包括配置管控FPGA芯片、超大规模FPGA芯片、主配置FLASH芯片、副配置FLASH芯片、供电芯片、第一接口和地测设备配置电路；所述超大规模FPGA芯片、主配置FLASH芯片和所述副配置FLASH芯片分别与所述配置管控FPGA芯片连接；所述配置管控FPGA芯片的使能端与所述供电芯片连接，所述供电芯片与所述副配置FLASH芯片连接；所述配置管控FPGA芯片通过所述第一接口与所述地测设备配置电路连接。相应地，本发明还公开了一种FPGA配置FLASH芯片抗单粒子翻转方法。本发明实现对超大规模FPGA配置FLASH芯片的电路降低失效率，提升可靠性。

公开(公告)号：CN118692531A

公开(公告)日：2024-09-24

申请号：CN202410738266.X

申请日：2024-06-07

申请人： 晶铁半导体技术(广东)有限公司

发明人： 张盛 ,  马月 ,  郭江华

IPC分类号： G11C11/413 ,  G11C11/22 ,  G11C11/412 ,  G06F11/14

摘要： 本发明公开了一种基于9T1C结构的nvsram存储单元及操作方法、存储器，包括6T结构和3T1C结构，其中6T结构是SRAM的基本存储单元，用于数据0或1的数据输入与存储；3T1C结构用于在6T结构断电时执行数据备份操作，存储6T结构中的数据，在6T结构恢复通电后对所述6T结构进行数据恢复，重新将数据写回到6T结构的存储单元中，通过NMOS管控制板线信号(PL)，在该结构下工作时可以避免PL信号对铁电电容造成的影响，保证铁电电容的稳定性降低功耗，通过在SRAM的存储节点处用NMOS管将NVM和SRAM隔离开，避免了直流短路电流的问题，NVM对SRAM的影响比较小，降低存储功耗，同时保证SRAM工作模式的稳定性。在SRAM的Q/NQ处都增加了NMOS管，保持了SRAM存储单元的对称性，避免mismatch问题。

公开(公告)号：CN118446268B

公开(公告)日：2024-09-24

申请号：CN202410904475.7

申请日：2024-07-08

申请人： 安徽大学

发明人： 卢文娟 ,  王思民 ,  汪婷 ,  戴成虎 ,  彭春雨 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC分类号： G06N3/063 ,  G06N3/0495 ,  G11C11/413 ,  G11C5/06

摘要： 本发明涉及集成电路技术领域，具体涉及基于6T‑SRAM的二值权重网络存内计算电路、模块。本发明提供了基于6T‑SRAM的二值权重网络存内计算电路，包括：存储部、关断控制部、存内计算部、全局位线部。本发明的存内计算电路相较于现有专利，采用了不同结构设计，一方面采用了MOS管数量更少的6T‑SRAM，另一方面对配套功能部的结构进行了重新设计，使得本发明的存内计算电路在整体功能不变的情况下减少了器件数量，从而降低了电路占用面积。本发明解决了现有专利提供的基于8T‑SRAM和电流镜的存内计算电路占用面积偏大的问题。

公开(公告)号：CN118298872B

公开(公告)日：2024-08-16

申请号：CN202410719768.8

申请日：2024-06-05

申请人： 安徽大学

发明人： 卢文娟 ,  王思民 ,  汪婷 ,  关立军 ,  蔺智挺 ,  陈军宁 ,  吴秀龙

IPC分类号： G11C11/413 ,  G06F7/544 ,  G06F7/523

摘要： 本发明属于集成电路技术领域，具体涉及一种输入权重比特位可配置的存内计算电路，以及对应的CIM芯片。该存内计算电路中包括：SRAM阵列、外围电路、关断控制模块、计算模块、传输控制模块、输入模块，以及输出模块。其中，SRAM阵列与外围电路配合能够实现SRAM电路的数据存储功能，而SRAM阵列配合其余各部分则可以实现多比特的带符号数和无符号数间的乘法运算。本发明中的计算单元和SRAM单元配合可以执行带符号数与单比特无符号数的乘法，通过挂载不同电容进行电荷分享又可以实现带符号数与多比特权重的乘法。电路工作原理与既有电路不同，并可以克服现有电路普遍存在的面积开销大，运算效率低、延迟和功耗较高的问题。

公开(公告)号：CN118447896A

公开(公告)日：2024-08-06

申请号：CN202410600078.0

申请日：2024-05-15

申请人： 合肥工业大学

发明人： 张章 ,  孙德凯 ,  陈志豪

IPC分类号： G11C11/419 ,  G11C11/413 ,  G06F15/78

摘要： 本发明公开了一种应用于存内逻辑运算的9管SRAM单元。包括一个7管的写入与存储部分和一个2管的读出与计算部分，一个7管的写入与存储部分，包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3，一个2管的读出与计算部分，包括NMOS晶体管N5、NMOS晶体管N6，该9管SRAM单元由一个写入与存储部分和一个读出与计算部分组成，写入与存储部分包括管N1、管N2、管N3、管N4、管P1、管P2、管P3，读出与计算部分包括管N5、管N6。写入与存储部分负责写入数据、保存数据。读出与计算部分负责读出数据、数据之间的逻辑运算。本发明可以将逻辑运算结果直接存储到存储单元内部，具有稳定性高、功耗低、速度快的优势。

公开(公告)号：CN113808635B

公开(公告)日：2024-07-26

申请号：CN202110903593.2

申请日：2021-08-06

申请人： 台湾积体电路制造股份有限公司

发明人： 桑吉夫·库马尔·甄恩

IPC分类号： G11C8/06 ,  G11C8/08 ,  G11C7/06 ,  G11C11/413

摘要： 提供了用于存储器器件的系统和方法。存存储器器件包括：存储器阵列；列选择电路，耦接至存储器阵列，其中列选择电路被配置为生成列选择信号；以及感测放大器，被配置为从存储器阵列接收数据信号。使能信号生成电路被配置为生成第一使能信号和第二使能信号。列选择电路基于第一使能信号生成列选择信号，并且感测放大器被配置为响应于第二使能信号而从存储器阵列接收数据信号。本发明的实施例还提供了使能信号发生器、存储器器件及其操作方法。

公开(公告)号：CN118335145A

公开(公告)日：2024-07-12

申请号：CN202410476041.1

申请日：2024-04-19

申请人： 清华大学

发明人： 潘立阳 ,  梁英真 ,  吴华强

IPC分类号： G11C11/413 ,  G11C29/42

摘要： 一种存储装置、电子设备和存储装置的控制方法。该存储装置包括NVSRAM阵列、SRAM操作电路、非易失存储操作电路、纠检错电路、输入输出接口电路、列选电路，其中，纠检错电路与SRAM操作电路耦接，SRAM操作电路与输入输出接口电路耦接，SRAM操作电路与列选电路耦接，列选电路与NVSRAM阵列耦接，非易失存储操作电路与NVSRAM阵列耦接；纠检错电路被配置为对目标数据进行编码和解码并判断目标数据是否发生错误并纠错；列选电路被配置为隔离SRAM操作电路的操作和非易失存储操作电路的操作，以及隔离数据读写操作和数据恢复操作。该存储装置可以提高数据读写、备份、恢复的可靠性。

公开(公告)号：CN118335144A

公开(公告)日：2024-07-12

申请号：CN202410475909.6

申请日：2024-04-19

申请人： 清华大学

发明人： 潘立阳 ,  梁英真 ,  吴华强

IPC分类号： G11C11/413 ,  G11C29/42

摘要： 一种存储装置、电子设备和存储装置的控制方法。该存储装置包括：NVSRAM阵列、SRAM操作电路、非易失存储操作电路和列选电路，其中，列选电路与NVSRAM阵列耦接，SRAM操作电路与列选电路耦接，非易失存储操作电路与NVSRAM阵列耦接；非易失存储操作电路被配置为对NVSRAM阵列中被选择的NVSRAM单元中的SRAM存储子单元数据进行数据备份操作；列选电路被配置为选择NVSRAM阵列中需要被操作的对象单元列，以及对对象单元列中的非易失存储子单元数据进行数据恢复操作；以及列选电路还被配置为隔离SRAM操作电路的操作和非易失存储操作电路的操作，以及隔离数据读写操作和数据恢复操作。该存储装置可以提高数据读写、备份、恢复的可靠性。

公开(公告)号：CN109215708B

公开(公告)日：2024-06-18

申请号：CN201810531423.4

申请日：2018-05-29

申请人： 英特尔公司

发明人： A·L·李 ,  R·G·什莫伦 ,  R·库尼亚万 ,  J·T·瓦特 ,  C·J·帕斯 ,  Y-S·何

IPC分类号： G11C11/413 ,  G11C7/24 ,  G11C5/14

摘要： 提供了具有可编程电阻开关元件的集成电路。可编程电阻开关元件可以包括串联连接的两个非易失性电阻元件和编程晶体管。可编程电阻开关元件可以被配置在交叉开关阵列中并且可以被插置在用户数据路径内。还可以包括驱动器电路，用于通过施加正电压和可选的负电压来选择性地导通或截止开关。