公开(公告)号：CN112768447B

公开(公告)日：2024-11-12

申请号：CN202110029852.3

申请日：2021-01-11

申请人： 杭州士兰集昕微电子有限公司 ,  杭州士兰集成电路有限公司

发明人： 韩健 ,  何火军 ,  顾悦吉 ,  黄示 ,  王益来 ,  胡一峰

IPC分类号： H01L27/07 ,  H01L21/8222

公开(公告)号：CN118398558A

公开(公告)日：2024-07-26

申请号：CN202410851544.2

申请日：2024-06-28

申请人： 天水天光半导体有限责任公司

发明人： 张晓情 ,  蒲耀川 ,  张锦春 ,  石彩红 ,  万鹏程

IPC分类号： H01L21/8222 ,  H01L29/10 ,  H01L27/082 ,  H01L21/67 ,  H03K19/091

摘要： 本发明提供一种双极型集成电路及其制造方法和驱动器，具体涉及集成电路制造技术领域。所述制造方法包括：在双极型集成电路的制造过程中循环执行以下步骤：基于当前的工艺参数制造双极型集成电路，所述工艺参数包括第一温度和第一时间，所述第一温度用于控制对经过所述基区预扩散后的硅片进行基区再扩散时的温度，所述第一时间用于控制对硅片进行发射区预扩散时磷预扩散的时间；对所述双极型集成电路进行VOH测试和/或IOZ测试；当所述双极型集成电路的VOH测试结果或IOZ测试结果不满足预设要求时，按照预设规则对所述工艺参数中的第一温度和/或第一时间进行修改，得到新的所述工艺参数，将新的所述工艺参数作为当前的所述工艺参数。

公开(公告)号：CN118315385A

公开(公告)日：2024-07-09

申请号：CN202410477721.5

申请日：2024-04-19

申请人： 重庆中科渝芯电子有限公司 ,  中国电子科技集团公司第二十四研究所

发明人： 刘建 ,  赵明琪 ,  税国华 ,  刘青 ,  阚玲 ,  杨法明 ,  肖添 ,  路婉婷 ,  陈俊吉

IPC分类号： H01L27/082 ,  H01L29/06 ,  H01L21/8222

摘要： 本发明公开一种高中低压兼容的双极结型晶体管及其制造方法，双极结型晶体管包括P型衬底、N型一次埋层、P型一次穿透隔离、N型一次外延层、N型二次埋层、P型二次穿透隔离、N型一次穿透、N型二次外延层、N型三次埋层、P型三次穿透隔离、N型二次穿透、N型三次外延层、P型四次穿透隔离、N型三次穿透、P型一次体区、N型一次重掺区、P型二次体区、N型二次重掺区、P型三次体区、N型三次重掺区、预氧层、场氧层、TEOS金属前介质层、发射极金属、集电极金属和基极金属；方法包括提供P型衬底，生长氧化层等步骤。本发明可以将高中低的耐压以及不同特征频率等特性的双极结型晶体管集成整合到同一套工艺中，实现器件库的多样性。

公开(公告)号：CN118248691A

公开(公告)日：2024-06-25

申请号：CN202311645320.8

申请日：2023-12-04

申请人： 瑞萨电子株式会社

发明人： 今井朋弘 ,  中泽芳人

IPC分类号： H01L27/085 ,  H01L29/739 ,  H01L29/06 ,  H01L21/8222

摘要： 本公开的各实施例涉及半导体器件及其制造方法。增强了半导体器件的性能。浮置区域覆盖有源单元中的沟槽的底部表面。另外，该浮置区域覆盖无源单元中的沟槽的底部表面以到达该无源单元中的一对沟槽之间的半导体衬底。无源单元中的基极区域与该浮置区域之间的距离比该有源单元中的该基极区域与该浮置区域之间的距离小。

公开(公告)号：CN116666380B

公开(公告)日：2024-03-12

申请号：CN202310574185.6

申请日：2023-05-19

申请人： 北京贝茵凯微电子有限公司

发明人： 吴振兴

IPC分类号： H01L27/06 ,  H01L21/8222 ,  H01L23/48

摘要： 本发明公开了一种功率器件栅极集成电阻、功率器件及其制备方法，用于栅极电压控制型功率器件，栅极集成电阻包括：设置于栅极PAD和栅极汇流条之间的若干个电阻单元；电阻单元的一端与栅极PAD连接，其另一端通过电阻引出极与栅极汇流条连接或悬空；至少一个电阻引出极与栅极汇流条连接；若干个电阻引出极之间电气隔离，可通过外置导线连接。通过在封装端采用阻值可调的栅极集成电阻的功率器件，在栅极和栅极汇流条之间形成了一个可调可变的内置集成电阻网络，具有电阻调节便利、无需重新进行芯片设计开发、适用频率范围宽、均流效果好等优点。

公开(公告)号：CN111584480B

公开(公告)日：2023-10-31

申请号：CN202010304041.5

申请日：2020-04-17

申请人： 深圳方正微电子有限公司

发明人： 李理

IPC分类号： H01L27/02 ,  H01L29/861 ,  H01L21/8222 ,  H01L21/329

摘要： 本发明涉及一种半导体器件及其制造方法：第一导电类型衬底；第一导电类型外延层，位于所述第一导电类型衬底上方；沟槽，位于所述第一导电类型外延层内；第一导电类型扩散区，位于所述第一导电类型外延层内，且位于所述沟槽外围；第二导电类型外延层，位于所述沟槽内；第二导电类型第一注入区，位于所述第一导电类型外延层内，且位于所述第一导电类型扩散区远离所述沟槽的两侧；第一导电类型注入区，位于对应的所述第二导电类型第一注入区内靠近所述第一导电类型扩散区的一侧。通过在第一导电类型外延层内形成第二导电类型外延层，在该多层外延的结构基础上形成两组横向二极管并联结构，降低了寄生电容。

公开(公告)号：CN116779542A

公开(公告)日：2023-09-19

申请号：CN202310853224.6

申请日：2023-07-12

申请人： 中国电子科技集团公司第二十四研究所

发明人： 钟怡 ,  刘青 ,  王飞 ,  张静 ,  冉明 ,  黄东 ,  裴颖 ,  李智囊

IPC分类号： H01L21/8222 ,  H01L27/082 ,  H01L21/331 ,  H01L29/732 ,  H01L29/737 ,  H01L29/16 ,  H01L29/165

摘要： 本发明提供了一种在硅基自对准双极工艺中集成锗硅异质结晶体管的方法及半导体器件，在本发明中，基于工艺制程步骤的巧妙设计，在硅基自对准双极工艺中同时集成了锗硅异质结晶体管的工艺制程，在不显著增加工艺复杂度的情况下，利用单一制造工艺中同时集成制备硅垂直双极晶体管和锗硅异质结双极晶体管，提升了工艺制程效率，降低了工艺成本，且晶体管又进一步分为NPN型和PNP型，对应制备得到的半导体器件可以涵盖多种晶体管结构组合，适用于多种不同功能需求的应用场景，可因地制宜地提升对应半导体器件或者芯片的电学性能。

公开(公告)号：CN110265357B

公开(公告)日：2023-07-14

申请号：CN201910186229.1

申请日：2015-05-22

申请人： 英飞凌科技股份有限公司

发明人： R·西明耶科 ,  W·伯格纳 ,  R·埃斯特夫 ,  D·彼得斯

IPC分类号： H01L21/8234 ,  H01L21/8222 ,  H01L27/102 ,  H01L27/105

摘要： 本发明的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(101、102)。该至少一个器件单元包括：漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13)；二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结；沟槽，具有第一侧壁(1101)、与第一侧壁相对的第二侧壁(1102)、和底部(1103)；其中本体区域(13)与第一侧壁(1101)邻接，二极管区域(30)与第二侧壁(1102)邻接，并且pn结与沟槽的底部(1103)邻接；栅极电极(21)，布置在沟槽中，并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘；其中二极管区域(30)包括布置在沟槽的底部(1103)下方的下二极管区域；并且其中下二极管区域包括与沟槽的底部(1103)远离的掺杂浓度最大值。

公开(公告)号：CN108109998B

公开(公告)日：2023-06-16

申请号：CN201711480250.X

申请日：2017-12-29

申请人： 杭州士兰集成电路有限公司

发明人： 张常军 ,  徐敏杰

IPC分类号： H01L27/02 ,  H01L21/8222

摘要： 公开了一种单向低电容TVS器件及其制造方法，通过半导体集成工艺形成单向低电容TVS器件由此可以提高单向低电容TVS器件的可靠性，降低单向低电容TVS器件的体积。进一步地，在单向低电容TVS器件中形成了第一三极管、第二三极管、普通二极管和稳压二极管，其中，所述第一三极管与第二三极管形成SCR结构，普通二极管与SCR结构并联连接在电源与地之间；稳压二极管连接在第一三极管的基极与地之间。相较于现有技术的单向低电容TVS器件能够较大地减小电容，使电源Vcc对地GND的电容可以达到小于0.6pF，最高峰值电流可以达到7A，且最高峰值电流对应的最大钳位电压可以达到小于10V。

公开(公告)号：CN116209353A

公开(公告)日：2023-06-02

申请号：CN202310502553.6

申请日：2023-05-06

申请人： 常州承芯半导体有限公司

发明人： 邹道华 ,  高谷信一郎 ,  刘昱玮 ,  朱晓洁

IPC分类号： H10N97/00 ,  H01L27/06 ,  H01L21/8222

摘要： 一种电容结构及其形成方法、半导体结构及其形成方法，涉及半导体制造技术领域，其中电容结构包括：第一电容金属层；第一电容钝化层，覆盖第一电容金属层；第二电容金属层，位于第一电容钝化层上；第二电容钝化层，覆盖第二电容金属层；第三电容金属层，位于第二电容钝化层上；第一电容介质层，位于第三电容金属层上，第一电容介质层具有若干第一通孔，若干第一通孔暴露出第三电容金属层的部分表面，第一通孔侧壁倾斜；位于第一电容介质层上的第四电容金属层。利用第一通孔倾斜的侧壁能够将打线时施加的一部分压力进行反弹，进而减小压力对电容金属层的冲击，减小对电容结构造成的损伤。另外将电容结构制作在打线区域上，可以有效降低芯片的尺寸。