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    Personal computer memory bank parity error indicator
    41.
    发明公开
    Personal computer memory bank parity error indicator 失效
    SpeicherbankparitätsfehleranzeigerfürPersonalrechner。

    公开(公告)号：EP0423933A2

    公开(公告)日：1991-04-24

    申请号：EP90309934.9

    申请日：1990-09-11

    申请人： International Business Machines Corporation

    发明人： Capps, Louis Bennie ,  Forster, Jimmy Grant ,  Price, William Everett ,  Rupe, Robert William ,  Uplinger, Kenneth Allen

    IPC分类号： G06F11/10 ,  G06F11/00

    CPC分类号： G06F11/1044 ,  G06F11/073 ,  G06F11/0772

    摘要： A personal computer has two memory banks (12,14) respectively connected to two parity check units (16,18) operative to detect parity errors. Upon doing so, each unit (16,18) feeds a parity error signal to a separate latch (22,24). The latches (22,24) are connected to a logic circuit (26) which is in turn connected to an interrupt controller (34) that initiates an interrupt (36) when a parity error occurs. One latch (22) is further connected to a check bit (41) of a register (40) of an I/O port (38) and the check bit (41) is set by the one latch (22). An interrupt handler reads the register and provides messages indicating which memory bank (12,14) caused the parity error.

    摘要翻译： 个人计算机具有分别连接到两个奇偶校验单元（16,18）的两个存储器组（12,14），用于检测奇偶校验错误。 在这样做时，每个单元（16,18）将奇偶校验错误信号馈送到单独的锁存器（22,24）。 锁存器（22,24）连接到逻辑电路（26），该逻辑电路又连接到当奇偶校验错误发生时启动中断（36）的中断控制器（34）。 一个锁存器（22）还连接到I / O端口（38）的寄存器（40）的校验位（41），并且校验位（41）由一个锁存器（22）设置。 中断处理程序读取寄存器并提供指示哪个存储器组（12,14）引起奇偶校验错误的消息。

    Circuit arrangement for recording memory cell addresses containing errors
    43.
    发明公开
    Circuit arrangement for recording memory cell addresses containing errors 失效
    用于记录包含错误的存储器单元的电路布置

    公开(公告)号：EP0141160A3

    公开(公告)日：1987-10-21

    申请号：EP84110633

    申请日：1984-09-06

    申请人： Siemens Aktiengesellschaft

    发明人： Tschöpe, Norbert, Ing.-Grad.

    IPC分类号： G06F11/22

    CPC分类号： G06F11/0772 ,  G06F11/073

    摘要： Zum Registrieren von Adressen von einen hinsichtlich der Codierung fehlerhaften Speicherinhalt aufweisenden Speicherzellen einer über ein Busleitungssystem (DB, AB, SB) mit einer Zentralsteuereinheit (MPB) verbundenen Speicheranordnung (SBG) ist ein Register (Reg) vorgesehen, in dessen Registerzellen die bei der Durchführung eines Lesezyklus in der Speicheranordnung über das Busleitungs system übertragene Adresse der ausgewählten Speicherzelle einschreibbar ist. Jeder bei einem solchen Lesezyklus aus einer der Speicherzellen ausgelesener Speicherinhalt wird in einer Fehlererkennungsschaltung (FE) auf einen gegebenen falls vorhandenen Codierungsfehler überprüft. Bei Erkennen eines derartigen Codierungsfehlers gibt dann die Fehlerer kennungsschaltung ein entsprechendes Fehlersignal ab. Auf ein solches Fehlersignal hin sperrt eine Steuereinrichtung (G1, FF) das Register für die Übernahme einer weiteren über das Busleitungssystem übertragenen Adresse. Außerdem veranlaßt diese Steuereinrichtung die Zentralsteuereinheit, die in die Registerzellen des Registers zuletzt eingeschriebene Adresse als Adresse einer fehlerhaften Speicherzelle zu wer ten.

    摘要翻译： 为了记录具有关于编码的内容错误的存储单元的地址，通过具有中央控制单元的总线系统连接的存储器配置在其记录单元中配备有寄存器 写入在存储器配置中执行读周期期间通过总线系统传输的所选存储单元的地址。 在这种读取周期的过程中从存储单元之一读出的每个存储器内容在错误识别电路中被检查以存在编码错误。 当识别到这种编码错误时，错误识别电路然后发出适当的误差信号。 响应于这种错误信号，控制装置锁定寄存器以接收通过总线系统传输的另一地址。 此外，该控制装置使得中央控制单元将最后写入寄存器的记录单元的地址评估为故障存储单元的地址。

    Apparatus for logging hard memory read errors
    45.
    发明授权
    Apparatus for logging hard memory read errors 失效
    记录硬记忆读取错误的装置

    公开(公告)号：EP0075631B1

    公开(公告)日：1985-11-13

    申请号：EP81304518.4

    申请日：1981-09-30

    申请人： BURROUGHS CORPORATION (a Michigan corporation)

    发明人： Dong Sung, Robert Kim

    IPC分类号： G06F11/22 ,  G06F11/10

    CPC分类号： G06F11/1024 ,  G06F11/073 ,  G06F11/0772

    摘要： Method and apparatus for detecting and correcting both transient and single bit memory read errors while selectively logging only solid (that is, hardware-related) single bit memory read errors. Each of a plurality of memory modules directly transmits uncorrected memory data to a processor memory control while also providing for automatic local restoring of corrected data back into the memory address which produced the single bit error. The processor memory control provides its own error detection and correction which detects both multiple and single bit errors. Multiple bit errors are not corrected, but merely brought to the attention of the processor. Single bit errors are corrected, but only those which are found to most likely be solid errors are logged. A solid single bit error is recognized by detecting when two single bit errors having the same memory address occur consecutively.

    Main storage failure address control system in a data processing system
    46.
    发明公开
    Main storage failure address control system in a data processing system 失效
    电子数据系统中的Hauptspeicherausfalladressensteuerung系统。

    公开(公告)号：EP0143723A2

    公开(公告)日：1985-06-05

    申请号：EP84402450.5

    申请日：1984-11-30

    申请人： FUJITSU LIMITED

    发明人： Tanaka, Tsutomu ,  Nishida, Hidehiko

    IPC分类号： G06F11/00 ,  G06F11/22

    CPC分类号： G06F11/0772 ,  G06F11/0724 ,  G06F11/073

    摘要： Disclosed is a main storage failure address control system in a data processing system which comprises a plurality of main storage units (MSU) including a hardware prefix area, a main storage control unit (MCU), a plurality of data processing units (CPU), and at least one data transfer apparatus, in which when a failure occurs at the read or write operation in the main storage unit, the failed main storage address is held in a failed main storage address register FSAR (41), and the address is then stored in the hardware prefix area; wherein the failed main storage address register FSAR (41) is located in the main storage control unit. In this system, the circuit constitution for reading the failed main storage address during access to the main storage unit and for storing the address into the hardware prefix area is simplified. Thus, increasing the efficiency of the processing of the system.

    摘要翻译： 公开了一种数据处理系统中的主存储故障地址控制系统，包括：多个主存储单元（MSU），包括硬件前缀区域，主存储控制单元（MCU），多个数据处理单元（CPU） 以及至少一个数据传送装置，其中当主存储单元中的读或写操作发生故障时，故障主存储地址被保存在故障主存储地址寄存器FSAR（41）中，并且该地址为 存储在硬件前缀区域; 其中故障主存储地址寄存器FSAR（41）位于主存储控制单元中。 在该系统中，简化了在访问主存储单元期间读取故障主存储地址并将地址存储到硬件前缀区域中的电路结构。 因此，提高系统处理的效率。

    Control of a plurality of memory units
    47.
    发明公开
    Control of a plurality of memory units 失效
    控制多个记忆单元

    公开(公告)号：EP0066147A3

    公开(公告)日：1985-05-15

    申请号：EP82104206

    申请日：1982-05-13

    申请人： NEC CORPORATION

    发明人： Chiwaki, Yoshinori

    IPC分类号： G06F11/20

    CPC分类号： G11C29/74 ,  G06F11/073 ,  G06F11/0772 ,  G06F11/141 ,  G06F13/1684 ,  G11C29/28

    摘要： The invention relates to a control method and apparatus for a plurality of memory units installed in a data processing system. In the control method a plurality of memory units (4, 5) perform simultaneous writing or reading operations, one of the memory units (4;5) being selected for normal use. In the event of an error occurring during a write mode operation, a memory unit (4;5) without error is immediately selected alternatively, and in the event of an error during a read mode operation the selection is made in response to the next clock pulse to permit a retry from a processor (1 ;2). The control apparatus comprises a plurality of memory units (4, 5), memory unit access means (12), a plurality of error holding circuits (17, 18), control means (23), status selection commanding means (13), and status selector means (14). The control method and apparatus works with enhanced reliability and performance.

    摘要翻译： 本发明涉及一种安装在数据处理系统中的多个存储单元的控制方法和装置。 在控制方法中，多个存储器单元（4,5）执行同时的写入或读取操作，其中一个存储器单元（4; 5）被选择用于正常使用。 在写入模式操作期间发生错误的情况下，交替地立即选择没有错误的存储器单元（4; 5），并且在读取模式操作期间发生错误的情况下，响应于下一个时钟进行选择 脉冲以允许从处理器（1; 2）重试。 控制装置包括多个存储单元（4,5），存储单元访问装置（12），多个错误保持电路（17,18），控制装置（23），状态选择指令装置（13）和 状态选择装置（14）。 控制方法和设备具有更高的可靠性和性能。

    Virtual memory address translation mechanism with controlled data persistence
    48.
    发明公开
    Virtual memory address translation mechanism with controlled data persistence 失效
    Vorrichtung zurÜbersetzung美容师Speenheradressen mit gesteuertem Datenbeharrungszustand。

    公开(公告)号：EP0113240A2

    公开(公告)日：1984-07-11

    申请号：EP83307846.2

    申请日：1983-12-22

    申请人： International Business Machines Corporation

    发明人： Chang, Albert ,  Cocke, John ,  Mergen, Mark ,  Radin, George

    IPC分类号： G06F12/10

    CPC分类号： G06F11/0772 ,  G06F11/073 ,  G06F11/0781 ,  G06F12/1036 ,  G06F12/1475 ,  G06F2212/683

    摘要： A memory address translation and related control system for performing the dual functions of converting virtual memory addresses generated by the CPU into real memory addresses in a highly efficient and versatile manner and for controlling certain memory functions such as journalling. The address translation function comprises two steps, the first comprising converting the virtual address into a second virtual address or an effective address and finally the step of converting the effective address into a real memory address. The first step utilizes a set of special registers addressable by a small field of the CPU generated virtual address which converts the virtual address into an expanded form. The second or effective address is then used as the subject of the second or address translation step. To greatly enhance the translation of frequently used virtual addresses, a special set of translation tables referred to herein as a Translation Look-Aside, Buffer (TLB) contain current effective to real address translations for use where frequently referenced addresses are requested. The TLBs are addressed using a subset of the effective address whereupon the contents of the addressed TLB is examined for a match with the effective address. If the addresses match a successful address translation is possible and the real address stored in the address field of the TLB is available for system use. If the desired effective address is not present in the TLB, the page frame tables stored in main memory are accessed and searched for the desired effective address and if found the associated real address is accessed. Further a special data field is provided in both the TLBs and the page frame tables in main memory wherein a bit is provided for each line in the referenced page at a given effective to real address translation which bits may be used to indicate when a line of data has been accessed or altered.

    摘要翻译： 一种存储器地址转换和相关控制系统，用于执行将由CPU产生的虚拟存储器地址以高效和通用的方式转换为实际存储器地址并用于控制诸如日志记录等某些存储器功能的双重功能。 地址转换功能包括两个步骤，第一步包括将虚拟地址转换为第二虚拟地址或有效地址，最后将有效地址转换成实际存储器地址的步骤。 第一步使用一组可由CPU生成的虚拟地址的小字段寻址的特殊寄存器，该虚拟地址将虚拟地址转换为扩展形式。 然后将第二或有效地址用作第二或地址转换步骤的主题。 为了极大地增强经常使用的虚拟地址的翻译，在本文中称为翻译旁边的特殊的转换表集合，缓冲器（TLB）包含当前有效的实际地址转换，用于请求经常被引用的地址。 使用有效地址的子集来寻址TLB，由此检查寻址的TLB的内容以与有效地址的匹配。 如果地址匹配成功的地址转换是可能的，并且存储在TLB的地址字段中的实际地址可用于系统使用。 如果期望的有效地址不存在于TLB中，则存储在主存储器中的页框表被访问并搜索所需的有效地址，并且如果找到，则访问相关联的实际地址。 此外，在主存储器中的TLB和页面帧表中都提供了一个特殊数据字段，其中在给定的有效到实际地址转换中为参考页面中的每行提供位，哪些位可以用于指示何时一行 数据已被访问或更改。