公开(公告)号：EP0856919B1

公开(公告)日：2003-10-01

申请号：EP98300686.7

申请日：1998-01-30

Applicant: HUBBELL INCORPORATED

Inventor： Aekins, Robert A.

IPC: H01R24/06 ,  H01R12/00

CPC classification number: H05K1/0228 ,  H01R13/6469 ,  H01R13/6474 ,  H05K1/162 ,  H05K2201/09236 ,  H05K2201/10189 ,  Y10S439/941

公开(公告)号：EP1317168A1

公开(公告)日：2003-06-04

申请号：EP01403063.9

申请日：2001-11-29

Applicant: Thomson Licensing S.A.

Inventor： Li, Hua ,  Chin, Yuan Fuat

IPC: H05K1/00

CPC classification number: H05K1/181 ,  H05K2201/09236 ,  H05K2201/09772 ,  H05K2201/10689 ,  Y02P70/611

Abstract: A data bus of a DVD+RW recorder between a DSP and a SDRAM usually needs a multilayer wiring board. In order to simplify the layout of the wiring board of the data bus there is provided a method for connecting at least a first and a second integrated circuit by providing the first integrated circuit having a plurality of first logical I/O ports physically arranged in a first order at the periphery, and providing the second integrated circuit having a plurality of second logical I/O ports physically arranged in a second order at the periphery, wherein each first I/O port is to be connected to one of said second I/O ports. The first and second I/O logical ports are connected independently from the first and/or second physical order, so that connection lines do not cross each other.

Abstract translation: DSP与SDRAM之间的DVD + RW刻录机的数据总线通常需要多层布线板。 为了简化数据总线的布线板的布局，提供了一种通过提供具有物理地布置在第一和第二集成电路中的多个第一逻辑I / O端口的第一集成电路来连接至少第一和第二集成电路的方法 并且提供第二集成电路，该第二集成电路具有多个第二逻辑I / O端口，该第二逻辑I / O端口在外围以二级物理排列，其中每个第一I / O端口将被连接到所述第二I / O端口 第一和第二I / O逻辑端口独立于第一和/或第二物理顺序连接，使得连接线不互相交叉。

公开(公告)号：EP0749181B1

公开(公告)日：2001-10-17

申请号：EP96304412.8

申请日：1996-06-13

Applicant: AT&T IPM Corp.

Inventor： Rainal, Attilio Joseph

IPC: H01R24/00 ,  H01R12/16 ,  H01R13/719 ,  H05K1/02

CPC classification number: H05K1/0228 ,  H01R13/6466 ,  H01R13/6474 ,  H01R13/719 ,  H05K1/0231 ,  H05K2201/09236 ,  H05K2201/10189 ,  H05K2201/10522 ,  Y10S439/941

公开(公告)号：EP1126562A1

公开(公告)日：2001-08-22

申请号：EP00811196.5

申请日：2000-12-15

Applicant: Frech, Fridolin Alois

Inventor： Frech, Fridolin Alois

IPC: H01R13/66 ,  H01R24/04 ,  H01R13/719

CPC classification number: H01R13/6625 ,  H01R12/675 ,  H01R13/6466 ,  H01R13/7195 ,  H05K1/0272 ,  H05K1/0284 ,  H05K1/119 ,  H05K1/162 ,  H05K3/308 ,  H05K2201/09118 ,  H05K2201/09236 ,  H05K2201/10356 ,  H05K2201/1059

Abstract: Die Leiterführungsplatte (10) aus elektrisch isolierendem Material für die Einzelleiter (24) eines symmetrischen Kabels wird in einem mehrpoligen Stecker, insbesondere in einem HF-Stecker, eingesetzt. Die integrierte oder eingeschobene Leiterführungsplatte (10) weist in die Bohrungen (22) für die Einzelleiter (24) mündende Kontaktschlitze (18) für die Führung elektrischer Steckerkontakte (28) auf. In den Kontaktschlitzen (18) und um die Kontaktschlitze (18) herum hat die Leiterführungsplatte (10) ein elektrisch leitendes Kontaktauge (20), welches beim Anpressen der Steckerkontakte (28) gleichzeitig mit den Einzelleitern (24) im Bereich der Leiterführungsplatte (10) angeordnete Kondensatoren zur Kompensation von Störeffekten anschliesst. Das Kontaktauge (20) ist direkt auf die Leiterführungsplatte (10) aufgebracht oder in Folienform eingelegt.

Abstract translation: 板上具有导电接触眼（20）并且包围接触槽（18），用于在孔（22）中的插头接触，用于单独的导体，当插头触头被压在其上时，它们连接用于噪声效应补偿的电容器，同时与各个导体连接。 接触眼直接施加到导体板上，或者可以以箔形式嵌入。

公开(公告)号：EP1100096A1

公开(公告)日：2001-05-16

申请号：EP00919143.8

申请日：2000-04-19

Applicant: Matsushita Electric Industrial Co., Ltd.

Inventor： HONDA, Kazuyoshi ,  ECHIGO, Noriyasu ,  ODAGIRI, Masaru ,  SUGIMOTO, Takanori

IPC: H01G4/38

CPC classification number: H01G4/33 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/50 ,  H01L2224/16 ,  H01L2924/15311 ,  H01L2924/3011 ,  H05K1/0231 ,  H05K1/0289 ,  H05K1/141 ,  H05K1/162 ,  H05K3/0026 ,  H05K3/403 ,  H05K3/467 ,  H05K2201/0179 ,  H05K2201/049 ,  H05K2201/09236 ,  H05K2201/10734

Abstract: Electrode layers (1, 2) are arranged on both sides of a dielectric layer (3) facing each other so as to configure a capacitor. Lead electrodes (4, 5) are formed in the electrode layers (1, 2). A penetrating electrode (6) that is insulated from the electrode layers (1, 2) is formed. An electronic component (10) configured in this manner is mounted on a wiring board, and a semiconductor chip can be mounted thereon. Along with connecting the semiconductor chip to the wiring board via the penetrating electrode (6), the semiconductor chip or the wiring board is connected to the lead electrodes (4, 5). In this manner, while suppressing the size increase of a mounted area, the capacitor or the like can be arranged near the semiconductor chip. Thus, the semiconductor chip is driven with high frequency more easily.

Abstract translation: 电极层（1,2）布置在彼此面对的介电层（3）的两侧，以构成电容器。 在电极层（1,2）中形成引线电极（4,5）。 形成与电极层（1,2）绝缘的穿透电极（6）。 以这种方式配置的电子部件（10）安装在布线板上，并且可以在其上安装半导体芯片。 随着通过穿透电极（6）将半导体芯片连接到布线板，半导体芯片或布线板连接到引线电极（4,5）。 以这种方式，在抑制安装区域的尺寸增加的同时，电容器等可以布置在半导体芯片附近。 因此，更容易地以高频率驱动半导体芯片。

公开(公告)号：EP0926932A3

公开(公告)日：1999-12-15

申请号：EP98310629.5

申请日：1998-12-23

Applicant: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.

Inventor： Sugawara, Hiroshi ,  Kaneko, Tamotsu ,  Gomi, Sadahiro ,  Ito, Masayuki

IPC: H05K1/16 ,  H01F41/04 ,  H01G13/06

CPC classification number: H01G4/255 ,  H01F41/045 ,  H05K1/0298 ,  H05K1/16 ,  H05K1/162 ,  H05K1/165 ,  H05K3/027 ,  H05K2201/09236 ,  H05K2203/171

Abstract: A reactance of a reactance element in a multi-layer circuit board apparatus is trimmed by cutting a portion of the circuit pattern of the reactance element with a laser beam. The reactance element is sandwiched between grounded layers. A coil circuit pattern having at least a hole therein may be provided as the reactance element. A side portion between the edge of the coil circuit pattern and the hole is cut with the laser beam to trim the inductive reactance. Cutting is effected while the circuit is operated and the operating condition such as an oscillation frequency is observed. A plurality of holes may be provided in the coil circuit pattern. The trimming amount of the inductive reactance is determined by the number of the hole subjected to cutting. The holes may have different sizes. The trimming amount is obtained by which one of the hole is subjected to cutting. The distance between the cut circuit pattern is equal to or larger than the thickness of the circuit pattern. A capacitive element may be provided as the reactance element which includes first and second comb circuit patterns of which teeth are interlace with each other. A portion of a tooth is cut to trim the capacitive reactance. Another capacitive reactance element including two conductor insulated with a dielectric substrate can be also trimmed similarly.

Abstract translation: 在多层电路板装置内电抗元件的电抗通过切割电抗元件的电路图案的一部分用激光束修整。 电抗元件被夹在接地层之间。 具有至少。其中可以被提供为所述电抗元件中的孔的线圈电路图案。 线圈电路图案的边缘和孔之间的侧部被切割用激光束以修整感抗。 当操作电路，而切割实现和操作条件：如在振荡频率被观察。 也可以在线圈电路图案来提供孔中的多个。 感抗的微调量确定性通过进行切削孔的数目开采。 该孔可以具有不同的尺寸。 修整量由所述孔中的一个进行切削得到。 切割电路图案之间的距离等于或大于所述电路图案的厚度大。 电容元件可以作为包括第一和第二梳状电路图案的哪个齿交错海誓山盟电抗元件来提供。 齿的一部分被切割以微调容抗。 所以另一容抗元件包括两层导体与电介质基片绝缘可以类似地修整。

公开(公告)号：EP0856919A3

公开(公告)日：1999-08-11

申请号：EP98300686.7

申请日：1998-01-30

Applicant: HUBBELL INCORPORATED

Inventor： Aekins, Robert A.

IPC: H01R23/00 ,  H01R23/02

CPC classification number: H05K1/0228 ,  H01R13/6469 ,  H01R13/6474 ,  H05K1/162 ,  H05K2201/09236 ,  H05K2201/10189 ,  Y10S439/941

Abstract: A connector for communication systems includes first (A) and second (C) interfaces electrically coupled by a circuit (B). The first interface (A) has first (26), second (28), third (30) and sixth (36) primary terminals arranged in order in a first ordered array. The second interface (C) has a plurality of secondary (42,44,46,48---) terminals arranged in a second ordered array. The circuit (B) couples the primary terminals to the respective secondary terminals and cancels crosstalk induced across adjacent terminals. The circuit includes conductive paths (50,52,54,56) connecting the respective primary and secondary terminals. Sections (50a,54a) of first (50) and third (54) paths are in relatively close proximity to provide a first reactive coupling between those two paths. Sections (50b,56a) of the first (50) and sixth (56) paths are in relatively close proximity to provide a second reactive coupling between those two paths. The sections of the conductive paths have lengths, widths and spacings to cancel the crosstalk induced at the terminals.

公开(公告)号：EP0873913A3

公开(公告)日：1999-07-07

申请号：EP98106138.5

申请日：1998-04-03

Applicant: TEMIC TELEFUNKEN microelectronic GmbH

Inventor： Baur, Richard ,  Fendt, Günter ,  Steinberger, Johann ,  Wöhrl, Alfons

IPC: B60R16/02

CPC classification number: H05K1/0212 ,  H05K2201/09236 ,  H05K2201/09263 ,  H05K2201/10151

Abstract: Ein Verfahren zum Verhindern oder Verringern von Feuchtigkeitseinflüssen in einem feuchtigkeitsgefährdeten Bereich einer elektrischen oder elektronischen Baugruppe ist dadurch gekennzeichnet, daß der feuchtigkeitsgefährdete Bereich erwärmt wird, derart, daß ein gebildeter Feuchtigkeitsniederschlag verdunstet oder das Entstehen eines Feuchtigkeitsniederschlags durch das Erwärmen verhindert wird. Eine Lackierung zum Verhindern des Zutritts von Feuchtigkeit ist nicht nötig.

公开(公告)号：EP0856919A2

公开(公告)日：1998-08-05

申请号：EP98300686.7

申请日：1998-01-30

Applicant: HUBBELL INCORPORATED

Inventor： Aekins, Robert A.

IPC: H01R23/00 ,  H01R23/02

CPC classification number: H05K1/0228 ,  H01R13/6469 ,  H01R13/6474 ,  H05K1/162 ,  H05K2201/09236 ,  H05K2201/10189 ,  Y10S439/941

Abstract: A connector for communication systems includes first (A) and second (C) interfaces electrically coupled by a circuit (B). The first interface (A) has first (26), second (28), third (30) and sixth (36) primary terminals arranged in order in a first ordered array. The second interface (C) has a plurality of secondary (42,44,46,48---) terminals arranged in a second ordered array. The circuit (B) couples the primary terminals to the respective secondary terminals and cancels crosstalk induced across adjacent terminals. The circuit includes conductive paths (50,52,54,56) connecting the respective primary and secondary terminals. Sections (50a,54a) of first (50) and third (54) paths are in relatively close proximity to provide a first reactive coupling between those two paths. Sections (50b,56a) of the first (50) and sixth (56) paths are in relatively close proximity to provide a second reactive coupling between those two paths. The sections of the conductive paths have lengths, widths and spacings to cancel the crosstalk induced at the terminals.

Abstract translation: 用于通信系统的连接器包括由电路（B）电耦合的第一（A）和第二（C）接口。 第一接口（A）具有以第一有序阵列顺序排列的第一（26），第二（28），第三（30）和第六（36）主端子。 第二接口（C）具有以第二有序阵列排列的多个次级（42,44,46,48 ---）端子。 电路（B）将初级端子耦合到相应的次级端子，并消除跨越相邻端子的串扰。 电路包括连接相应的主端子和次端子的导电路径（50,52,54,56）。 第一（50）和第三（54）路径的部分（50a，54a）相对靠近以在这两条路径之间提供第一反应耦合。 第一（50）和第六（56）路径的部分（50b，56a）相对靠近地提供这两条路径之间的第二反应耦合。 导电路径的部分具有长度，宽度和间距，以消除在端子处引起的串扰。

公开(公告)号：EP0800338A2

公开(公告)日：1997-10-08

申请号：EP97105474.7

申请日：1997-04-02

Applicant: Langer, Gunter

Inventor： Langer, Gunter

IPC: H05K9/00

CPC classification number: H05K1/0218 ,  H05K3/341 ,  H05K3/3452 ,  H05K9/0039 ,  H05K2201/09236 ,  H05K2201/1028 ,  H05K2201/10371 ,  H05K2201/10689 ,  H05K2201/10818 ,  Y02P70/613

Abstract: Beschrieben werden Lösungen für verschiedene Ausführungen bzw. Anordnungen von BUS-GND-Systemen und IC-GND-Systemen. Der gemeinsame Lösungsgedanke besteht darin, daß die BUS-Leiterzüge (1) von Leiterkarten (20) und IC (14), aber auch in analoger Weise die feinen Leiterzüge und Bonddrähte (22) eines Chips (23) oder Leiterkartengehäuses (21) für den IC-Aufbau durch beabstandete Anordnung von leitfähigen Streifen und/oder Flächenelementen (2) abgedeckt sind, wobei diese Abdeckungen (2, 12, 25) mindestens an ihren Eckpunkten oder an ihren Seitenkanten mit dem GND-System (3, 4) der zugehörigen Baugruppe (20) verbunden sind.
Spezielle Ausführungsvarianten betreffen Anordnungen zur Reduzierung der elektomagnetischen Abstrahlung durch Einbettung bzw. Abdeckung der Leiterzüge (1) mit GND-Flächen (3, 4, 10).
Der BUS (1) wird auf der Unterseite der zweilagigen Leiterkarte (L-Seite) eng zusammengefaßt und aus möglichst dünnen Leiterzügen gebildet, die einen geringen Abstand zueinander aufweisen.
Auf dem zweiten Layer der zweilagigen Leiterkarte, also auf der Oberseite (B-Seite) wird der BUS (1) mit GND (4) hinterlegt. Die GND-Flächen überlappen den BUS seitlich mindestens so weit, daß Durchkontaktierungen (15) angeordnet werden können. Auf beiden Seiten vom BUS (1) wird ein GND-Leiterzug (3) gelegt, der den BUS mit GND eingrenzt. Der BUS-GND (4) und die GND-Umfassung (3) sind mit Durchkontaktierungen (15) verbunden. Der Kontaktierungsabstand ist ca. ≤ 20 mm.

Abstract translation: 该布置涉及覆盖所述导电迹线或总线。 这种覆盖在导电带和/或扁平元件的形式在约的间隔地布置。 1.5mm以下。 覆盖覆盖汇流的bothsides。 所述respectivement组件组至少在其角点或它们的侧边缘连接，TI的GND系统。优选地，所述覆盖物被提供为使用表面安装技术或使用塞组件盖SMD元件具有GND销型端子。 盖可以形成为制成几个矩形薄金属板的桥。