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    Dispositif à MOSFET sur SOI
    2.
    发明公开
    Dispositif à MOSFET sur SOI 审中-公开
    SOI-MOSFET Vorrichtung

    公开(公告)号：EP1947686A2

    公开(公告)日：2008-07-23

    申请号：EP08100640.5

    申请日：2008-01-18

    申请人： STMicroelectronics (Crolles 2) SAS ,  COMMISSARIAT A L'ENERGIE ATOMIQUE

    发明人： Coronel, Philippe ,  Fenouillet-Beranger, Claire

    IPC分类号： H01L21/336 ,  H01L21/84 ,  H01L27/12

    CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/78648

    摘要： Dispositif (1) à MOSFET sur SOI, comprenant :
    - une région supérieure (102) comportant au moins un premier dispositif semi-conducteur (106) de type MOSFET réalisé sur une première couche de semi-conducteur (118) empilée sur une première couche diélectrique (126), une première couche métallique (128a) et une première portion (132a) d'une seconde couche de semi-conducteur,
    - une région inférieure (104) comportant au moins un second dispositif semi-conducteur (134) de type MOSFET réalisé sur une seconde portion (132b) de la seconde couche de semi-conducteur (132), une grille (128b) du second dispositif semi-conducteur étant formée par au moins une portion métallique,

    la seconde couche de semi-conducteur étant disposée sur une seconde couche diélectrique (146) empilée sur une seconde couche métallique (148).

    摘要翻译： 器件（1）具有包括MOSFET型半导体器件即P沟道MOS晶体管（106）的上部区域（102），金属栅极（108）布置在半导体层（118）上。 下部区域（104）具有设置在另一半导体层的部分（132b）上的MOSFET型半导体器件，即N沟道MOS晶体管（134），其中层由应变硅制成。 晶体管（134）具有由金属层的一部分形成的栅极（128b）。 后半导体层布置在堆叠在另一金属层（148）上的绝缘层（146）上。 还包括用于制造绝缘体上硅MOSFET器件的方法的独立权利要求。

    Procédé de réalisation d'un transistor MOS et circuit intégré correspondant
    3.
    发明公开
    Procédé de réalisation d'un transistor MOS et circuit intégré correspondant 有权
    Herstellungsverfahren阴极MOS晶体管。

    公开(公告)号：EP1746643A1

    公开(公告)日：2007-01-24

    申请号：EP06291159.9

    申请日：2006-07-18

    申请人： STMicroelectronics ( Crolles 2) SAS ,  COMMISSARIAT A L'ENERGIE ATOMIQUE

    发明人： Coronel, Philippe ,  Gallon, Claire ,  Fenouillet-Beranger, Claire

    IPC分类号： H01L21/762

    CPC分类号： H01L21/76254

    摘要： Pour réaliser un transistor MOS sur un substrat en silicium (SOI) placé sur une couche d'oxyde enterré (BOX), le transistor étant réalisé dans une zone active du substrat délimitée par une région isolante, on forme la région isolante, on réalise une région de grille et des régions de source et de drain qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du canal.
    La région isolante est réalisée en procédant à une formation localisée d'une zone en matériau apte à être gravé sélectivement par rapport au silicium, en gravant sélectivement ledit matériau, et en déposant un matériau diélectrique à l'endroit de la gravure.
    En outre, la gravure est réalisée postérieurement à la réalisation de la région de grille.

    摘要翻译： 该方法包括限定绝缘区域，以及形成栅极区域（G），限定沟道的源极和漏极区域，使得栅极区域在沟道上方延伸。 绝缘区域是通过局部地形成由硅 - 锗合金形成的区域而形成的，相对于硅选择性地蚀刻合金并在蚀刻的位置沉积介电材料。 在沉积在掩埋氧化物层上方的形成绝缘体上半导体衬底上的栅极区域之后进行蚀刻。 对于包括金属氧化物半导体晶体管的集成电路，还包括独立权利要求。

    Procédé de fabrication d'une plaquette semiconductrice hybride SOI/massif
    4.
    发明公开
    Procédé de fabrication d'une plaquette semiconductrice hybride SOI/massif 审中-公开
    VERFAHREN ZUR HERSTELLUNG EINER HYBRIDEN HALBLEITERWAFERS SOI / MASSEN

    公开(公告)号：EP2743976A1

    公开(公告)日：2014-06-18

    申请号：EP13196969.3

    申请日：2013-12-12

    申请人： STmicroelectronics SA ,  STMicroelectronics (Crolles 2) SAS ,  STMicroelectronics, Inc. ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

    发明人： Fenouillet-Beranger, Claire ,  Denorme, Stéphane ,  Loubet, Nicolas ,  Liu, Qing ,  Richard, Emmanuel ,  Perreau, Pierre

    IPC分类号： H01L21/762

    CPC分类号： H01L21/76283 ,  H01L21/84 ,  H01L27/1207

    摘要： L'invention concerne un procédé de fabrication d'un substrat hybride SOI/massif, comprenant les étapes suivantes :
    a) partir d'une plaquette SOI comprenant une couche semiconductrice monocristalline appelée couche SOI (3), sur une couche isolante (2), sur un substrat semiconducteur monocristallin (1) ;
    b) déposer sur la couche SOI au moins une couche de masquage (17, 18) et former des ouvertures traversant la couche de masquage, la couche SOI et la couche isolante jusqu'à atteindre le substrat ;
    c) faire croître par une alternance répétée d'étapes d'épitaxie sélective et de gravure partielle un matériau semiconducteur (27) ; et
    d) graver des tranchées d'isolement entourant lesdites ouvertures remplies de matériau semiconducteur, en empiétant vers l'intérieur sur la périphérie des ouvertures.

    摘要翻译： 该方法包括在绝缘体上半导体（SOI）层（3）上沉积掩模层（17,18），以及形成穿过掩模层，SOI层和绝缘层（2）的开口， 晶体半导体衬底（1）。 通过选择性外延和部分蚀刻步骤的重复交替，半导体材料生长到期望的最终水平，而不形成间隔物。 围绕填充有半导体材料的开口的绝缘沟槽（30）被蚀刻，同时在开口的周边上向内侵入。

    SUBSTRAT HYBRIDE A ISOLATION AMELIOREE
    7.
    发明公开
    SUBSTRAT HYBRIDE A ISOLATION AMELIOREE 审中-公开

    公开(公告)号：EP4047642A1

    公开(公告)日：2022-08-24

    申请号：EP22167250.4

    申请日：2010-12-20

    申请人： Commissariat à l'Energie Atomique et aux Energies Alternatives ,  STMicroelectronics Crolles 2 SAS

    发明人： Fenouillet-Beranger, Claire ,  Denorme, Stéphane ,  Coronel, Philippe

    IPC分类号： H01L21/762

    摘要： Un substrat hybride comporte des première (1) et seconde (3) zones actives en matériaux semi-conducteur décalées latéralement et séparées par une zone d'isolation (5). Les surfaces principales de la zone d'isolation (5) et de la première zone active (1) forment un plan. Le substrat hybride est obtenu à partir d'un substrat souche comportant successivement des couches en premier (2) et second (4) matériaux semi-conducteurs séparées par une couche d'isolation (6). Un unique masque de gravure est utilisé pour structurer la zone d'isolation (5), la première zone active (1) et la seconde zone active (3). La surface principale de la première zone active (1) est libérée formant ainsi des zones vides dans le substrat souche. Le masque de gravure est éliminé au-dessus de la première zone active (1). Un premier matériau d'isolation est déposé, aplani et gravé jusqu'à libérer la surface principale de la première zone active (1).

    Procédé de fabrication d'un circuit intégré ayant des tranchées d'isolation avec des profondeurs distinctes
    9.
    发明公开
    Procédé de fabrication d'un circuit intégré ayant des tranchées d'isolation avec des profondeurs distinctes 审中-公开
    集成电路的制造工艺与具有不同深度的严重绝缘

    公开(公告)号：EP2669939A1

    公开(公告)日：2013-12-04

    申请号：EP13169638.7

    申请日：2013-05-29

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STMicroelectronics (Crolles 2) SAS

    发明人： Fenouillet-Beranger, Claire ,  Denorme, Stéphane

    IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L21/762

    CPC分类号： H01L21/76224 ,  H01L21/76229 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203

    摘要： L'invention propose un procédé de fabrication d'un circuit intégré, comprenant les étapes de :
    -dans un empilement de couches incluant un substrat de silicium (101) surplombé par une couche d'isolant enterré (102) surplombée par une couche de silicium (103), graver des premières gorges ;
    -déposer une couche de nitrure de silicium (106) surplombant la couche de silicium de façon à remplir lesdites premières gorges et former des premières tranchées d'isolation;
    -former un masque surplombant la couche de nitrure de silicium;
    -graver des secondes gorges (22) à une profondeur supérieure à la profondeur des premières gorges;
    -remplir les secondes gorges par un matériau isolant électrique pour former des deuxièmes tranchées d'isolation;
    -réaliser une attaque chimique jusqu'à découvrir la couche de silicium (103) ;
    -former des transistors FET en formant le canal, la source et le drain de ces transistors dans la couche de silicium (103).

    摘要翻译： 该方法包括蚀刻组沟槽到硅衬底（101），和在基板上的硅层（103）上沉积的氮化硅层（106），以填充沟槽并形成沟槽隔离。 掩模是形成在氮化硅层上。 另一组沟槽（22）被蚀刻到衬底的深度比所述前组沟槽的更大，并且在电绝缘体填充以形成沟槽隔离。 化学蚀刻进行，直到硅层露出。 甲FET通过形成沟道，源极，和在硅层中的FET的漏极形成。 因此独立claimsoft被包括在集成电路中。