公开(公告)号：EP3185321A1

公开(公告)日：2017-06-28

申请号：EP15201487.4

申请日：2015-12-21

申请人： IMEC VZW

发明人： KAR, Gouri Sankar ,  BÖMMELS, Jürgen ,  CROTTI, Davide

IPC分类号： H01L43/08 ,  G11C11/15 ,  G11C11/16

CPC分类号： H01L43/08 ,  H01L43/02 ,  H01L43/12

摘要： A semiconductor device (100) is disclosed, comprising stack of a first metal layer (110), a first dielectric layer (120), a second metal layer (130),a second dielectric layer (140), and a third metal layer (150). Further, a magnetic tunnel junction, MTJ, device (160) is arranged in the first dielectric layer and the second metal layer and electrically connected to the first metal layer and the third metal layer. A method for manufacturing such as semiconductor device is also disclosed.

摘要翻译： 本发明公开了一种半导体器件（100），包括第一金属层（110），第一电介质层（120），第二金属层（130），第二电介质层（140）和第三金属层（ 150）。 此外，磁隧道结MTJ器件（160）被布置在第一电介质层和第二金属层中并且电连接到第一金属层和第三金属层。 还公开了一种用于制造诸如半导体器件的方法。

公开(公告)号：EP3208835A1

公开(公告)日：2017-08-23

申请号：EP16156336.6

申请日：2016-02-18

申请人： IMEC VZW

发明人： BÖMMELS, Jürgen ,  TOKEI, Zsolt ,  WILSON, Chris

IPC分类号： H01L21/768

CPC分类号： H01L21/76813 ,  H01L21/76811 ,  H01L21/76834 ,  H01L21/76883 ,  H01L21/76897

摘要： An interconnect structure (12) comprising:
a. a first entity (1) comprising a first set of two or more conductive lines (2) having coplanar top surfaces (5), the conductive lines (2) being separated by a first set of one or more dielectric lines (3) having coplanar top surfaces (6) positioned above the top surfaces (5) of the conductive lines (2) thereby forming dielectric ridges (4) between the conductive lines (2),
b. a first dielectric etch-stop layer (7a) overlaying the first entity (1), and
c. a low-k dielectric material (8) overlaying the first dielectric etch-stop layer (7a),
wherein a via (9) is formed through the low-k dielectric material (8) and the first dielectric etch stop layer (7a), the via (9) exposing a portion (11) of a conductive line (2), the via (9) being filled with a conductive material (18); and a method for making the same.

摘要翻译： 一种互连结构（12），包括：a。 包括具有共面顶表面（5）的第一组两个或更多个导电线（2）的第一实体（1），所述导电线（2）由具有共面的第一组一个或多个电介质线 定位在导线（2）的顶表面（5）上方的顶表面（6），从而在导线（2），b之间形成介电脊（4）。 覆盖第一实体（1）的第一电介质蚀刻停止层（7a），以及c。 覆盖所述第一介电蚀刻停止层（7a）的低k介电材料（8），其中穿过所述低k介电材料（8）和所述第一介电蚀刻停止层（7a）形成通孔（9） 所述通孔（9）暴露导电线（2）的一部分（11），所述通孔（9）填充有导电材料（18）; 及其制造方法。

公开(公告)号：EP3116022A2

公开(公告)日：2017-01-11

申请号：EP16175260.5

申请日：2016-06-20

申请人： IMEC VZW

发明人： DE WOLF, Ingrid ,  BÖMMELS, Jürgen

IPC分类号： H01L23/532 ,  H01L21/768

CPC分类号： H01L21/76825 ,  H01L21/76802 ,  H01L21/76826 ,  H01L21/76877 ,  H01L23/53295 ,  H01L24/02 ,  H01L2224/02372

摘要： The present invention is related to a method for producing an integrated circuit device, comprising a Front-end-of-line (FEOL) portion and a Back-end-of-line (BEOL) portion (102). The metallization layers comprise dielectric layers, preferably low-k dielectric layers, with metal conductors and/or interconnect structures incorporated within said dielectric layers. In a device according to the invention, in at least some of the metallization layers of the BEOL stack, the elastic modulus of the dielectric material varies from one area of the layer to one or more other areas of the layer. In the method of the invention, a mask layer (21) is applied on the BEOL stack or on one of the metallization layers during fabrication of the stack, said mask layer covering portions of the stack area and exposing other portions of said area. Then a treatment is performed that changes the elastic modulus of the dielectric material in one or more of the metallization layers, but only in the areas not covered by the mask layer.

摘要翻译： 本发明涉及一种方法，用于在集成电路器件产生，包括一个前端的行（FEOL）部分和后端的行（BEOL）部分（102）。 所述金属化层包括介电层，优选低k介电层，其中所述介电层内掺入金属导体和/或互连结构。 在一个设备gemäß到本发明，在至少一些所述BEOL叠层的金属化层，所述介电材料的弹性模量从层到层的一个或多个其它区域的一个区域而不同。 在发明的方法中，掩模层（21）上BEOL堆栈或在金属化层的一个堆栈的制造过程中施加，所述掩模层覆盖的堆栈区域的部分并露出所述区域的其它部分。 然后处理进行确实改变介电材料的弹性模量在一个或多个金属化层的，但只有在未覆盖掩模层的区域。

公开(公告)号：EP3255663A1

公开(公告)日：2017-12-13

申请号：EP16173359.7

申请日：2016-06-07

申请人： IMEC VZW

发明人： RYCKAERT, Julien ,  BÖMMELS, Jürgen ,  WILSON, Christopher

IPC分类号： H01L21/768 ,  H01L21/033 ,  H01L21/311

CPC分类号： H01L21/76816 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/31144 ,  H01L23/528

摘要： A method for forming a pattern for an integrated circuit, comprising the steps of:
a. providing a hardmask layer (3),
b. overlaying the hard mask layer (3) with a set of parallel material lines (41) delimiting gaps (6) therebetween,
c. providing a spacer layer (5) following the shape of the material layer (4),
d. removing a top portion (5t) of the spacer layer (5), thereby forming spacer lines (5I) alternatively separated by material lines (4I) and by gaps (6),
e. providing a blocking element (7b) in a portion of a gap (6),
f. etching selectively the hard mask layer (3) by using the material layer (4), the spacer lines (5I) and the blocking element (7b) as a mask, thereby providing a first set of parallel trenches (8) in the hardmask layer (3), wherein a trench (8a) has a blocked portion (3b), and
g. selectively removing the blocking element (7b).

摘要翻译： 一种形成集成电路图案的方法，包括以下步骤：a。 提供硬掩模层（3），b。 用一组限定其间的间隙（6）的平行材料线（41）覆盖硬掩模层（3），c。 遵循材料层（4）的形状提供间隔层（5），d。 去除间隔层（5）的顶部（5t），从而形成交替由材料线（4I）和间隙（6）分开的间隔线（5I），e。 在间隙（6）的一部分中提供阻挡元件（7b），f。 通过使用材料层（4），间隔物线（5I）和阻挡元件（7b）作为掩模选择性地刻蚀硬掩模层（3），由此在硬掩模层中提供第一组平行沟槽（8） （3），其中沟槽（8a）具有阻挡部分（3b），以及g。 选择性地移除阻挡元件（7b）。

公开(公告)号：EP3116022A3

公开(公告)日：2017-03-08

申请号：EP16175260.5

申请日：2016-06-20

申请人： IMEC VZW

发明人： DE WOLF, Ingrid ,  BÖMMELS, Jürgen

IPC分类号： H01L23/532 ,  H01L21/768

CPC分类号： H01L21/76825 ,  H01L21/76802 ,  H01L21/76826 ,  H01L21/76877 ,  H01L23/53295 ,  H01L24/02 ,  H01L2224/02372

摘要： The present invention is related to a method for producing an integrated circuit device, comprising a Front-end-of-line (FEOL) portion and a Back-end-of-line (BEOL) portion (102). The metallization layers comprise dielectric layers, preferably low-k dielectric layers, with metal conductors and/or interconnect structures incorporated within said dielectric layers. In a device according to the invention, in at least some of the metallization layers of the BEOL stack, the elastic modulus of the dielectric material varies from one area of the layer to one or more other areas of the layer. In the method of the invention, a mask layer (21) is applied on the BEOL stack or on one of the metallization layers during fabrication of the stack, said mask layer covering portions of the stack area and exposing other portions of said area. Then a treatment is performed that changes the elastic modulus of the dielectric material in one or more of the metallization layers, but only in the areas not covered by the mask layer.

摘要翻译： 本发明涉及一种用于制造集成电路器件的方法，所述集成电路器件包括前线工序（FEOL）部分和后工序后工序（BEOL）部分（102）。 金属化层包括介电层，优选低k介电层，其中金属导体和/或互连结构结合在所述介电层内。 在根据本发明的装置中，在BEOL堆叠的至少一些金属化层中，介电材料的弹性模量从该层的一个区域到该层的一个或多个其他区域而变化。 在本发明的方法中，在堆叠的制造期间，在BEOL堆叠上或在其中一个金属化层上施加掩模层（21），所述掩模层覆盖堆叠区域的一部分并暴露所述区域的其他部分。 然后进行处理，其改变一个或多个金属化层中的电介质材料的弹性模量，但仅在未被掩模层覆盖的区域中。