スイッチング素子の製造方法
    21.
    发明专利

    公开(公告)号:JP2018046248A

    公开(公告)日:2018-03-22

    申请号:JP2016181959

    申请日:2016-09-16

    Inventor: 長里 喜隆

    Abstract: 【課題】 窒化物半導体層を有するスイッチング素子のチャネル抵抗を低減することが可能な技術を提供する。 【解決手段】 スイッチング素子の製造方法であって、窒化物半導体基板上にn型窒化物半導体層を堆積する工程と、前記n型窒化物半導体層上に第1p型窒化物半導体層を堆積する工程と、前記第1p型窒化物半導体層上に第1ゲート絶縁膜を堆積する工程と、前記第1ゲート絶縁膜上にゲート電極を堆積する工程と、前記ゲート電極上に第2ゲート絶縁膜を堆積する工程と、前記第2ゲート絶縁膜上に第2p型窒化物半導体層を堆積する工程と、前記第1ゲート絶縁膜に隣接するチャネル部及び前記第2ゲート絶縁膜に隣接するチャネル部と導通可能なn型のソース領域を形成する工程を有する。 【選択図】図1

    ヘテロ接合半導体装置
    24.
    发明专利
    ヘテロ接合半導体装置 审中-公开
    异质结的半导体器件

    公开(公告)号:JP2016207890A

    公开(公告)日:2016-12-08

    申请号:JP2015089535

    申请日:2015-04-24

    Abstract: 【課題】亀裂や欠陥等の発生を抑制すると共に、オン抵抗の小さいヘテロ接合半導体装置を提供する。 【解決手段】半導体を含むチャネル層10と、チャネル層10上にチャネル層10よりバンドギャップの大きい半導体を含むバリア層12と、を備え、バリア層12は、チャネル層10に接する結晶構造が均一な半導体層からなる第1バリア層12aと第1バリア層12aよりもチャネル層10に対する応力が小さい第2バリア層12bとを含むヘテロ接合半導体装置とする。 【選択図】図1

    Abstract translation: 甲抑制裂纹或缺陷的产生,以提供导通电阻小的异质结的半导体器件。 含有半导体沟道层10,其包括比所述沟道层10上的沟道层10的大型半导体带隙的阻挡层12包括一阻挡层12是均匀的晶体结构与沟道层10接触 包括第二势垒层12b的应力到沟道层10制成的半导体层的第一势垒层12a和异质结半导体器件的和大于第一势垒层12a小。 点域1

    半導体装置
    26.
    发明专利
    半導体装置 审中-公开

    公开(公告)号:JP2019117919A

    公开(公告)日:2019-07-18

    申请号:JP2018041714

    申请日:2018-03-08

    Abstract: 【課題】ヘテロ接合型スーパージャンクション構造を有する半導体装置において、半導体積層体の2次元電子ガス層と2次元正孔ガス層を良好に空乏化させる技術を提供する。 【解決手段】ヘテロ接合型スーパージャンクション構造を有する半導体装置1Aであって、ドレイン部1D及びソース部1Sは、2次元電子ガス層(2DEG)と2次元正孔ガス層(2DHG)のうちの一方に電気的に接続しており、ゲート部1Gは、絶縁性領域によって2次元電子ガス層(2DEG)と2次元正孔ガス層(2DHG)のうちの一方に直接的に接しないように構成されている。 【選択図】図1

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