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公开(公告)号：JPWO2017081727A1
公开(公告)日：2017-11-16
申请号：JP2016573138
申请日：2015-11-09
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/78
Abstract: ゲート電極を形成後、柱状半導体層を形成する半導体装置の製造方法もしくは、その結果としての半導体装置を提供することを目的とする。基板上に形成された平面状半導体層上に第1の絶縁膜と第2の絶縁膜を堆積し、前記第2の絶縁膜にゲート電極を形成するための第1の孔を形成し、前記第1の孔に第1の金属を埋め込むことにより前記ゲート電極を形成し、前記ゲート電極の上面且つ前記第1の孔の側面に第3の絶縁膜からなるサイドウォールを形成し、前記第3の絶縁膜からなるサイドウォールをマスクとしてエッチングをすることにより前記ゲート電極と前記第1の絶縁膜に第2の孔を形成し、前記第2の孔の側面にゲート絶縁膜を形成し、前記第2の孔に前記平面状半導体層から半導体層をエピタキシャル成長させることにより第1の柱状半導体層を形成することを特徴とすることにより上記課題を解決する。
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公开(公告)号：JPWO2017061139A1
公开(公告)日：2017-11-16
申请号：JP2017544382
申请日：2016-06-01
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/8244 , H01L27/11
CPC classification number: H01L29/7827 , H01L21/76805 , H01L21/76831 , H01L21/76877 , H01L23/5226 , H01L27/11 , H01L29/42356 , H01L29/66666
Abstract: 柱状半導体装置の製造方法は、Si柱(6b)内に形成されたSGTのN+層(31b)に繋がる下部配線導体層のNiSi層(28aa)上に、ゲートTiN層(18d)に繋がる上部配線導体層のNiSi層(36a)及びN+層(33b)に繋がる中間配線導体層のNiSi層(28bb)を貫通した第1の導体W層(43aa)と、NiSi層(28bb)及びW層(43aa)間に存在する絶縁SiO2層41aとを形成し、W層(43aa)を囲み、且つNiSi層(36a)上部表層を底部にした第2の導体W層54aaを形成して、NiSi層(28bb)とNiSi層(36a)の接続を行うことを含む。
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公开(公告)号：JPWO2016013087A1
公开(公告)日：2017-04-27
申请号：JP2015520452
申请日：2014-07-24
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/41
CPC classification number: H01L29/78618 , H01L21/823828 , H01L27/0886 , H01L29/42392 , H01L29/66545 , H01L29/66666 , H01L29/78 , H01L29/7827 , H01L29/785 , H01L29/78642 , H01L29/78696
Abstract: 2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、フィン状半導体層の周囲に第2の絶縁膜を形成し、柱状半導体層と第1のダミーゲートと第1のハードマスクとを形成する第2工程と、第1のハードマスクの側壁に、第2のハードマスクを形成し、第2のポリシリコンをエッチングすることにより、第1のダミーゲートと柱状半導体層の側壁に残存させ、第2のダミーゲートを形成する第3工程と、フィン状半導体層上に第1のエピタキシャル成長層を形成する第4工程を有することにより、上記課題を解決する。
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公开(公告)号：JPWO2015193939A1
公开(公告)日：2017-04-20
申请号：JP2015520446
申请日：2014-06-16
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/336 , H01L21/28 , H01L29/41 , H01L29/78
CPC classification number: H01L29/78696 , H01L21/823487 , H01L29/42392 , H01L29/66272 , H01L29/66545 , H01L29/66666 , H01L29/66742 , H01L29/78 , H01L29/7827 , H01L29/78642
Abstract: 2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、拡散層がゲートとの自己整合で形成されるSGTの製造方法とその結果得られるSGTの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートを形成する第2工程と、前記第1のダミーゲートと前記柱状半導体層の側壁に第2のダミーゲートを形成する第3工程と、前記第2のダミーゲートの周囲に、第5の絶縁膜と第6の絶縁膜を形成する第4工程と、前記第4の工程の後、第1の層間絶縁膜を堆積し化学機械研磨し、前記第2のダミーゲートと前記第1のダミーゲートの上部を露出し、前記第2のダミーゲートと前記第1のダミーゲートを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第5工程と、前記第5工程の後、前記柱状半導体層上部に第1の拡散層を形成する第6工程を有する。
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公开(公告)号：JPWO2015132912A1
公开(公告)日：2017-03-30
申请号：JP2015520742
申请日：2014-03-05
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/336 , H01L29/41 , H01L29/78
CPC classification number: H01L29/78642 , H01L21/823487 , H01L29/42392 , H01L29/66545 , H01L29/66666 , H01L29/78618 , H01L29/78696
Abstract: フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を自己整合で形成し、ダミーゲートとダミーコンタクトを同時に形成するゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供する。半導体基板上のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、第2の絶縁膜を形成し、第1のポリシリコンを堆積し平坦化し、第3の絶縁膜を形成し、第2のレジストを形成し、柱状半導体層と第1のダミーゲートと第1のハードマスクとを形成する第2工程と、第4の絶縁膜を形成し、第2のポリシリコンを堆積し平坦化し、エッチバックし、第6の絶縁膜を堆積し、第4のレジストを形成し、第2のハードマスクを形成し、第3のハードマスクを形成し、第2のダミーゲートを形成し、フィン状半導体層上に第1のダミーコンタクトを形成する第3工程とにより、課題を解決する。
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Patent Agency Ranking
公开(公告)号：JPWO2015121961A1
公开(公告)日：2017-03-30
申请号：JP2015518107
申请日：2014-02-14
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/8246 , H01L27/105 , H01L43/08
CPC classification number: H01L43/12 , H01L21/0273 , H01L21/32055 , H01L21/32115 , H01L21/32133 , H01L21/768 , H01L23/528 , H01L27/228 , H01L29/66545 , H01L29/66666 , H01L29/7827 , H01L43/02 , H01L43/08
Abstract: セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを課題とする。第1の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲート配線と、前記第1の柱状半導体層の上部の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された第1のコンタクト電極と、前記第1の柱状半導体層の上部と前記第1のコンタクト電極の上部とを接続する第2のコンタクト電極と、前記第2のコンタクト電極上に形成された第1の磁気トンネル接合記憶素子と、を有する第1のメモリセルであって、一行上に4個以上配置される第1のメモリセルと、前記第1の柱状半導体層の下部を相互に接続する第1のソース線と、前記第1のゲート配線に直交する方向に延在する前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線と、前記第1のソース線に直交する方向に延在する第2のソース線を有することを特徴とする半導体装置により、上記課題を解決する。
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公开(公告)号：JPWO2013088520A1
公开(公告)日：2015-04-27
申请号：JP2013527212
申请日：2011-12-13
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/8238 , H01L21/8234 , H01L27/088 , H01L27/092
CPC classification number: H01L21/823487 , H01L21/823885 , H01L27/088 , H01L27/092
Abstract: 半導体装置の製造方法は、シリコン基板(101)上に平面状シリコン層(107)と、第1及び第2の柱状シリコン層(104,105)を形成する工程と、ゲート絶縁膜(109)を形成し、周囲に金属膜(110)及びポリシリコン(111)を堆積、平坦化し、エッチングすることで第1及び第2の柱状シリコン層の上部を露出させる。そして、第1及び第2の絶縁膜サイドウォール(201、200)を形成し、第1及び第2のゲート電極(117b、117a)とゲート配線(117c)を形成する工程と、第1の柱状シリコン層の上下部にn型拡散層を形成し、第2の柱状シリコン層の上下部にp型拡散層を形成する工程と、第1及び第2の絶縁膜サイドウォールと第1及び第2のゲート電極とゲート配線の側壁とに第3の絶縁膜サイドウォール(202)を形成する工程と、シリサイド(133)を形成する工程と、を有する。
Abstract translation: 制造半导体器件的方法中，在硅衬底（101）和（107）上形成的平面状硅层，形成第一和第二柱状硅层（104,105），栅极绝缘膜（109） ，在周边上沉积金属膜（110）和多晶硅（111），并且展平通过蚀刻，以暴露第一和第二柱状硅层的上部。 然后，第一和第二绝缘膜侧壁（201200），以形成第一和第二栅极电极（117B，117A），并形成栅极配线（117c中），第一柱状 形成在硅层的上部和下部的n型扩散层，形成在所述第二柱状硅层，该第一和第二绝缘膜侧壁以及第一和第二的上部和下部的p型扩散层 以及形成在所述栅电极和栅极布线，形成硅化物（133），所述的步骤的侧壁的第三绝缘膜侧壁（202）的步骤。
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公开(公告)号：JPWO2013069102A1
公开(公告)日：2015-04-02
申请号：JP2013525033
申请日：2011-11-09
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66666 , H01L29/4238 , H01L29/7827
Abstract: ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであるSGTの製造方法とその結果であるSGTの構造を提供することを課題とする。シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する工程と、前記工程の後、前記柱状シリコン層上部と前記フィン状シリコン層上部と前記柱状シリコン層下部に不純物を注入し拡散層を形成する工程と、前記工程の後、ゲート絶縁膜とポリシリコンゲート電極とポリシリコンゲート配線を作成する工程と、前記工程の後、前記フィン状シリコン層上部の前記拡散層上部にシリサイドを形成する工程と、前記工程の後、層間絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、金属ゲート電極と金属ゲート配線とを形成する工程と、前記工程の後、コンタクトを形成する工程と、により上記課題を解決する。
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公开(公告)号：JP5688191B1
公开(公告)日：2015-03-25
申请号：JP2014536043
申请日：2013-09-03
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L21/8238 , H01L21/822 , H01L27/04 , H01L27/08 , H01L27/092 , H01L29/786
CPC classification number: H01L27/11807 , H01L21/823885 , H01L27/092 , H01L27/1203 , H01L29/42392 , H01L29/66666 , H01L29/7827 , H01L29/7841 , H01L29/78642 , H01L2027/11866 , H01L2027/11881
Abstract: 縦型トランジスタであるSurrounding Gate Transistor(SGT)を用いて、CMOS NOR回路を構成する半導体装置を小さい面積で提供することが課題である。m行n列に配置された複数のMOSトランジスタを用いて構成されたNOR回路において、前記NOR回路を構成するMOSトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第1の導電型を持つ第1の活性化領域と第2の導電型を持つ第2の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のNOR回路を構成する半導体装置を提供する。
Abstract translation: 使用垂直晶体管环绕栅极晶体管（SGT），它是提供构成CMOS NOR电路的半导体器件的面积小的问题。 在NOR使用多个MOS晶体管的电路布置成m行和n列，构成MOS晶体管NOR电路形成在衬底上，漏极，栅极的平面状硅层上形成 和源极配置在垂直方向上，与栅极包围硅柱，其特征在于，具有第一有源区和具有第一导电类型的第二导电类型的平面状硅层和第二 由活性区域的，它们提供了构成NOR电路区域由通过形成在平面状硅层表面上的硅层连接在一起较小的半导体器件。
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公开(公告)号：JPWO2013038553A1
公开(公告)日：2015-03-23
申请号：JP2013512670
申请日：2011-09-15
Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
IPC: H01L27/146 , H04N5/374
CPC classification number: H01L21/84 , H01L27/1203 , H01L27/14607 , H01L27/1461 , H01L27/14612 , H01L27/1463 , H01L27/14689 , H01L29/78642
Abstract: 半導体装置の製造方法は、基板(1)上に、第1及び第2の柱状半導体(2、3)を互いに同じ高さにかつ同時に形成する柱状半導体形成工程と、第1の柱状半導体(2)の底部領域にドナー又はアクセプタ不純物をドープして第1の半導体層(5)を形成するとともに、第1の半導体層と第2の柱状半導体(3)とを互いに接続する柱状半導体底部接続工程と、第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域(11)を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、第2の柱状半導体内に第1の導体層(13)を形成する導体層形成工程と、第1及び第2の柱状半導体にそれぞれ接続される第1及び第2のコンタクトホール(16a、16b)を形成するコンタクトホール形成工程と、第1及び第2のコンタクトホールを介して上部半導体領域及び第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する。
Abstract translation: 制造半导体器件的方法中，形成形成第一和第二柱状半导体（2,3）彼此相同的高度，并在同一时间，第一柱状半导体的步骤在柱状半导体基板（1）（2 供体或受体的杂质至底部区和形成在第一半导体层通过掺杂（5）中），柱状半导体底部连接所述第一半导体层和所述第二柱状半导体（3）相互连接的步骤 如果，通过在第一柱状半导体的上部区域掺杂施主或受主杂质形成上半导体区域（11），电路元件形成工序具有上半导体区域的电路元件的步骤，第2柱状 接触形成的导体层形成在半导体（13）形成第一导体层的步骤，第一和第二接触孔（16A，16B），其分别连接到第一和第二柱状半导体和 上部通过孔形成步骤中，第一和第二接触孔 布线金属层形成连接到所述导电区和所述第一导体层的布线金属层的步骤。
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