公开(公告)号：JP2017533574A

公开(公告)日：2017-11-09

申请号：JP2017508522

申请日：2014-09-18

Applicant: インテル・コーポレーション

Inventor： ダスグプタ、サンサプタク ,  ウイ ゼン、ハン ,  ウイ ゼン、ハン ,  チュ−クング、ベンジャミン ,  ラドサヴリェヴッチ、マルコ ,  ケイ． ガードナー、サナズ ,  ケイ． ガードナー、サナズ ,  スン、フーン ,  ピラリセッティ、ラヴィ ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/20 ,  C30B25/04 ,  C30B25/16 ,  C30B29/38 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L21/0265 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02521 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/8252 ,  H01L27/0605 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/267 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/7789 ,  H01L29/7851

Abstract: 傾斜側壁カット面を有する隆起III‐N半導体構造物を備えるIII‐N半導体ヘテロ構造物を記載している。実施形態では、半極性傾斜側壁カット面に有利に働く横方向のエピタキシャル過成長を利用し、結晶欠陥を鉛直伝播から水平伝播に屈曲させる。実施形態では、任意に、低欠陥密度表面を有する大型の融合III‐N半導体構造物を、シリコン基板の(100)面を露出させるトレンチから過成長させてもよい。III‐NトランジスタなどのIII‐N装置を更に隆起III‐N半導体構造物上に形成し、シリコンベースのトランジスタをシリコン基板の他の領域に形成してもよい。

公开(公告)号：JP5474175B2

公开(公告)日：2014-04-16

申请号：JP2012500818

申请日：2010-03-02

Applicant: インテル・コーポレーション

Inventor： ピラリセッティ、ラヴィ ,  ハダイト、マンツ ,  ジン、ビーン−イー ,  チュ−クン、ベンジャミン ,  チャウ、ロバート

IPC: H01L21/338 ,  H01L21/336 ,  H01L21/337 ,  H01L29/778 ,  H01L29/78 ,  H01L29/786 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/66977 ,  H01L29/1083 ,  H01L29/161 ,  H01L29/365 ,  H01L29/66431 ,  H01L29/66439 ,  H01L29/7781

公开(公告)号：JP6315852B2

公开(公告)日：2018-04-25

申请号：JP2016527361

申请日：2013-12-23

Applicant: インテル・コーポレーション

Inventor： ゼン、ハン ウイ ,  チャウ、ロバート エス. ,  ダスグプタ、サンサプタク ,  ラドサヴリェヴッチ、マルコ ,  チュ−クング、ベンジャミン ,  スン、セウン フーン フーン ,  ガードナー、サナズ ケイ. ,  ピラリセッティ、ラヴィ

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/8252 ,  H01L21/84 ,  H01L27/0605 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/32 ,  H01L29/34 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/66795

公开(公告)号：JP2012520580A

公开(公告)日：2012-09-06

申请号：JP2012500818

申请日：2010-03-02

Applicant: インテル・コーポレーション

Inventor： ジン、ビーン−イー ,  チャウ、ロバート ,  チュ−クン、ベンジャミン ,  ハダイト、マンツ ,  ピラリセッティ、ラヴィ

IPC: H01L21/338 ,  H01L21/336 ,  H01L21/337 ,  H01L29/778 ,  H01L29/78 ,  H01L29/786 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/66977 ,  H01L29/1083 ,  H01L29/161 ,  H01L29/365 ,  H01L29/66431 ,  H01L29/66439 ,  H01L29/7781

Abstract: Embodiments of an apparatus and methods of providing a quantum well device for improved parallel conduction are generally described herein. Other embodiments may be described and claimed.

公开(公告)号：JP2017521854A

公开(公告)日：2017-08-03

申请号：JP2016567791

申请日：2014-06-26

Applicant: インテル・コーポレーション

Inventor： ヴイ． カーポヴ、エリジャ ,  ヴイ． カーポヴ、エリジャ ,  マヒ、プラシャント ,  ピラリセッティ、ラヴィ ,  エス． ドイル、ブライアン ,  エス． ドイル、ブライアン ,  ムクヘルジー、ニロイ ,  シャー、ウデイ ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L29/786 ,  H01L21/28 ,  H01L21/8239 ,  H01L27/10 ,  H01L27/105

CPC classification number: H01L45/1206 ,  H01L29/45 ,  H01L29/4908 ,  H01L29/78618 ,  H01L29/7869 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/14 ,  H01L45/142 ,  H01L45/145 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1675

Abstract: 酸化物系三端子抵抗スイッチングロジックデバイスおよび酸化物系三端子抵抗スイッチングロジックデバイスの製造方法について記載する。第1の例において、三端子抵抗スイッチングロジックデバイスは、基板の上方に配置された活性領域を含む。活性領域は、金属ソース領域と金属ドレイン領域との間に直接配置された活性酸化物材料領域を含む。当該デバイスはまた、活性酸化物材料領域の上方に配置されたゲート電極を含む。第2の例において、三端子抵抗スイッチングロジックデバイスは、基板の上方に配置された活性領域を含む。活性領域は、第2の活性酸化物材料領域から離れた第1の活性酸化物材料領域を含む。当該デバイスはまた、第1の活性酸化物材料領域と第2の活性酸化物材料領域との両側に配置された複数の金属入力領域を含む。金属出力領域が、第1の活性酸化物材料領域と第2の活性酸化物材料領域との間に配置される。

公开(公告)号：JP5801474B2

公开(公告)日：2015-10-28

申请号：JP2014509283

申请日：2011-12-22

Applicant: インテル・コーポレーション

Inventor： ピラリセッティ、ラヴィ

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/66 ,  H01L29/80 ,  H01L21/20 ,  H01L29/417 ,  H01L29/06

CPC classification number: H01L29/4175 ,  H01L21/28581 ,  H01L21/32051 ,  H01L29/1029 ,  H01L29/41766 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/7391 ,  H01L29/772 ,  H01L29/7783 ,  H01L29/205

公开(公告)号：JP2017501562A

公开(公告)日：2017-01-12

申请号：JP2016527361

申请日：2013-12-23

Applicant: インテル・コーポレーション

Inventor： ウイ ゼン、ハン ,  ウイ ゼン、ハン ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート ,  ダスグプタ、サンサプタク ,  ラドサヴリェヴッチ、マルコ ,  チュ−クング、ベンジャミン ,  フーン フーン スン、セウン ,  フーン フーン スン、セウン ,  ケイ． ガードナー、サナズ ,  ケイ． ガードナー、サナズ ,  ピラリセッティ、ラヴィ

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/785 ,  H01L21/8252 ,  H01L21/84 ,  H01L27/0605 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/32 ,  H01L29/34 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/66795

Abstract: 半導体基板上にGaNトランジスタを形成しりための複数の技術が開示される。絶縁層は、半導体基板の上に形成する。III−V族半導体材料を含むトレンチ材料で充填されるトレンチは、絶縁層を貫いて形成し、半導体基板内に延在する。トレンチ材料より低い欠陥密度を有するIII−V族材料を含むチャネル構造は、絶縁層の上に直接、トレンチと隣接して形成する。ソース及びドレインは、チャネル構造の両側に形成し、ゲートはチャネル構造上に形成する。半導体基板は、GaNトランジスタ及び他のトランジスタの両方がその上に形成できる平面を形成する。

Abstract translation: 用于形成知道在GaN晶体管的几种技术在半导体衬底中被公开。 形成在半导体基板上的绝缘层。 沟槽填充有包括III-V族半导体材料的沟槽材料通过绝缘层形成，并且延伸到所述半导体衬底。 包括具有比沟槽材料低的缺陷密度，直接在绝缘层上的III-V族材料通道结构邻近沟槽形成。 形成在通道结构两侧上的源极和漏极，形成在沟道结构的栅极。 半导体衬底形成的GaN两者晶体管和其它晶体管可以在其上形成的平面。

公开(公告)号：JP2014517511A

公开(公告)日：2014-07-17

申请号：JP2014509283

申请日：2011-12-22

Applicant: インテル・コーポレーション

Inventor： ピラリセッティ、ラヴィ

IPC: H01L29/06 ,  H01L21/20 ,  H01L21/336 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78 ,  H01L29/80

CPC classification number: H01L29/4175 ,  H01L21/28581 ,  H01L21/32051 ,  H01L29/1029 ,  H01L29/205 ,  H01L29/41766 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/7391 ,  H01L29/772 ,  H01L29/7783

Abstract: 本開示は、少なくとも１つの負性微分抵抗素子が内部に形成されたマイクロエレクトロニクスデバイスの製造に関する。 少なくとも１つの実施形態では、負性微分抵抗素子は、量子井戸を利用して形成される。 本記載の負性微分抵抗素子の実施形態は、高性能を達成するために高いピーク駆動電流を達成してよく、低い電力損失およびノイズマージンを達成するために高いピークトゥーバレー電流比を達成してよく、これにより、メモリおよび／または論理集積回路内で利用することができる。
【選択図】図１