公开(公告)号：JP6415692B2

公开(公告)日：2018-10-31

申请号：JP2017505076

申请日：2014-09-09

Applicant: インテル・コーポレーション

Inventor： ジュン、キミン ,  ダスグプタ、サンサプタク ,  レバンダー、アレハンドロ エックス. ,  モロー、パトリック

IPC: H01L21/338 ,  H01L29/808 ,  H01L29/812 ,  H01L29/778 ,  H01L29/786 ,  H01L21/336 ,  H01L21/337

CPC classification number: H01L29/7781 ,  H01L21/76254 ,  H01L29/2003 ,  H01L29/42356 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/66545

公开(公告)号：JP2017522714A

公开(公告)日：2017-08-10

申请号：JP2016566229

申请日：2014-06-13

Applicant: インテル・コーポレーション

Inventor： ジュン、キミン ,  ダスグプタ、サンサプタク ,  レバンダー、アレハンドロ、エックス． ,  モロー、パトリック

IPC: H01L21/338 ,  H01L21/02 ,  H01L21/336 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC classification number: H01L29/7787 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/76254 ,  H01L21/7806 ,  H01L29/045 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/7781

Abstract: 方法は、犠牲基板上の極性化合物半導体層上にバリア層を形成する段階と、犠牲基板をキャリア基板に結合して複合構造体を形成する段階であって、バリア層は、極性化合物半導体層とキャリア基板との間に配置される、段階と、複合構造体から犠牲基板を分離して、極性化合物半導体層を露出させる段階と、少なくとも1つの回路素子を形成する段階とを含む。装置は、基板上のバリア層と、バリア層上のトランジスタ素子と、バリア層とトランジスタ素子との間に配置される極性化合物半導体層とを含み、極性化合物半導体層は、その中に2次元電子ガスを含む。

公开(公告)号：JP2017535051A

公开(公告)日：2017-11-24

申请号：JP2017510500

申请日：2014-09-25

Applicant: インテル・コーポレーション

Inventor： ダスグプタ、サンサプタク ,  ウイ テン、ハン ,  ウイ テン、ハン ,  ケイ． ガードナー、サナズ ,  ケイ． ガードナー、サナズ ,  ラドサブリェビッチ、マルコー ,  フーン スン、セゥン ,  フーン スン、セゥン ,  チュ−クング、ベンジャミン ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/338 ,  H01L21/20 ,  H01L21/205 ,  H01L21/8232 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/0254 ,  H01L21/02639 ,  H01L21/0265 ,  H01L29/0657 ,  H01L29/41725 ,  H01L29/66462

Abstract: シリコン基板のメサから横方向に過成長させたIII−Nエピタキシャル島上のIII−N半導体ヘテロ構造が提供される。ICは、シリコンメサから突出するIII−Nエピタキシャル島に配置されているIII−N半導体素子を含んでいてもよく、III−N素子とモノリシックに一体化されたシリコン系MOSFETを更に含んでいてもよい。シリコンメサからの横方向エピタキシャル過成長は、トランジスタ又は他の活性半導体素子を製作することができる、結晶品質が良好なIII−N半導体領域を提供することができる。III−N島の表面が突出していることにより、異なる極性面に複数の素子層を提供することができる。個別のIII−N島間に間隔を設けることにより、III−N半導体素子を含むICに機械的コンプライアンスを提供することができる。シリコンメサをアンダーカットすることにより、III−Nエピタキシャル島を別の基板に転写することができる。

公开(公告)号：JP2017510979A

公开(公告)日：2017-04-13

申请号：JP2016551244

申请日：2014-03-27

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ダスグプタ、サンサプタク ,  ムクヘルジー、ニロイ ,  エス． ドイル、ブライアン ,  エス． ドイル、ブライアン ,  ラドサヴリェヴィッチ、マルコ ,  ウィ ゼン、ハン ,  ウィ ゼン、ハン

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0652 ,  G06F1/1652 ,  G09F9/301 ,  H01L21/8221 ,  H01L21/8258 ,  H01L23/145 ,  H01L23/15 ,  H01L23/49811 ,  H01L23/4985 ,  H01L25/00 ,  H01L25/50 ,  H01L27/0688 ,  H01L29/2003 ,  H01L29/24 ,  H01L2225/06527 ,  H01L2225/06555 ,  H01L2924/0002

Abstract: 本開示の複数の実施形態は、マルチデバイスのフレキシブルシステムオンチップ(SOC)およびそのような複数のSOCを製造するための複数の方法を記載する。多材料スタックが、単一のフレキシブルSOCにおいて複数の集積回路(IC)デバイスを形成するべく、連続的に加工されてよい。単一のスタックから複数のICデバイスを形成することで、単一の金属化プロセスを通して複数のデバイス用の複数のコンタクトを形成し、それらのコンタクトがSOCの共通の裏面に配置されることが可能である。複数のスタック層が、より高い温度の複数の処理が初期で実行されるように、処理温度によって順序付けられ、加工されてよい。このように、スタックの複数の介在層は、スタックの複数の上層を処理する段階に関連付けられた高い処理温度から複数のスタック層を保護し得る。複数の他の実施形態が記載されてよく、および/または特許請求されてよい。

公开(公告)号：JP6381004B2

公开(公告)日：2018-08-29

申请号：JP2016551244

申请日：2014-03-27

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ダスグプタ、サンサプタク ,  ムクヘルジー、ニロイ ,  ドイル、ブライアン エス. ,  ラドサヴリェヴィッチ、マルコ ,  ゼン、ハン ウィ

IPC: H01L25/07 ,  H01L25/18 ,  H01L27/00 ,  H01L21/336 ,  H01L29/786 ,  H01L25/065

CPC classification number: H01L25/0652 ,  G06F1/1652 ,  G09F9/301 ,  G09G3/3648 ,  H01L21/8221 ,  H01L21/8258 ,  H01L23/145 ,  H01L23/15 ,  H01L23/49811 ,  H01L23/4985 ,  H01L25/00 ,  H01L25/50 ,  H01L27/0688 ,  H01L29/2003 ,  H01L29/24 ,  H01L2225/06527 ,  H01L2225/06555 ,  H01L2924/0002

公开(公告)号：JP2017533574A

公开(公告)日：2017-11-09

申请号：JP2017508522

申请日：2014-09-18

Applicant: インテル・コーポレーション

Inventor： ダスグプタ、サンサプタク ,  ウイ ゼン、ハン ,  ウイ ゼン、ハン ,  チュ−クング、ベンジャミン ,  ラドサヴリェヴッチ、マルコ ,  ケイ． ガードナー、サナズ ,  ケイ． ガードナー、サナズ ,  スン、フーン ,  ピラリセッティ、ラヴィ ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/20 ,  C30B25/04 ,  C30B25/16 ,  C30B29/38 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L21/0265 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02521 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/8252 ,  H01L27/0605 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/267 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/7789 ,  H01L29/7851

Abstract: 傾斜側壁カット面を有する隆起III‐N半導体構造物を備えるIII‐N半導体ヘテロ構造物を記載している。実施形態では、半極性傾斜側壁カット面に有利に働く横方向のエピタキシャル過成長を利用し、結晶欠陥を鉛直伝播から水平伝播に屈曲させる。実施形態では、任意に、低欠陥密度表面を有する大型の融合III‐N半導体構造物を、シリコン基板の(100)面を露出させるトレンチから過成長させてもよい。III‐NトランジスタなどのIII‐N装置を更に隆起III‐N半導体構造物上に形成し、シリコンベースのトランジスタをシリコン基板の他の領域に形成してもよい。

公开(公告)号：JP2017530544A

公开(公告)日：2017-10-12

申请号：JP2017505076

申请日：2014-09-09

Applicant: インテル・コーポレーション

Inventor： ジュン、キミン ,  ダスグプタ、サンサプタク ,  エックス． レバンダー、アレハンドロ ,  エックス． レバンダー、アレハンドロ ,  モロー、パトリック

IPC: H01L21/337 ,  H01L21/336 ,  H01L21/338 ,  H01L29/778 ,  H01L29/786 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/7781 ,  H01L29/2003 ,  H01L29/42356 ,  H01L29/42376 ,  H01L29/66462

Abstract: マルチゲート高電子移動度トランジスタ(HEMT)およびその形成方法について開示する。マルチゲートHEMTは、基板と、基板の上の接着層と、を含む。接着層の上にチャネル層が配置されており、チャネル層の上に第1のゲート電極が配置されている。第1のゲート電極は、この第1のゲート電極とチャネル層との間に第1のゲート誘電体層を有する。チャネル層の下で基板内に第2のゲート電極が埋め込まれている。第2のゲート電極は、この第2のゲート電極を完全に取り囲む第2のゲート誘電体層を有する。第1のゲート電極の相対する両側に、一対のソースコンタクトおよびドレインコンタクトが配置されている。

公开(公告)号：JP6315852B2

公开(公告)日：2018-04-25

申请号：JP2016527361

申请日：2013-12-23

Applicant: インテル・コーポレーション

Inventor： ゼン、ハン ウイ ,  チャウ、ロバート エス. ,  ダスグプタ、サンサプタク ,  ラドサヴリェヴッチ、マルコ ,  チュ−クング、ベンジャミン ,  スン、セウン フーン フーン ,  ガードナー、サナズ ケイ. ,  ピラリセッティ、ラヴィ

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/8252 ,  H01L21/84 ,  H01L27/0605 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/32 ,  H01L29/34 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/66795

公开(公告)号：JP2017539073A

公开(公告)日：2017-12-28

申请号：JP2017514622

申请日：2014-10-30

Applicant: インテル・コーポレーション

Inventor： ウイ テン、ハン ,  ウイ テン、ハン ,  ダスグプタ、サンサプタク ,  ラドサブリェビッチ、マルコー ,  フーン スン、セゥン ,  フーン スン、セゥン ,  ケー． ガードナー、サナズ ,  ケー． ガードナー、サナズ ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/338 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC classification number: H01L29/7783 ,  H01L21/283 ,  H01L21/3085 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/452 ,  H01L29/66462 ,  H01L29/7786

Abstract: 本説明は、窒化ガリウムトランジスタの2D電子ガスと、ソース/ドレイン構造との間に低接触抵抗を有する少なくとも1つのソース/ドレイン構造を含む、窒化ガリウムトランジスタに関する。低接触抵抗は、ソース/ドレイン構造の少なくとも一部分が、2D電子ガスに隣接する単結晶構造であることの結果であり得る。一実施形態において、単結晶構造は、窒化ガリウムトランジスタの電荷誘導層の一部分が核形成サイトとして作用することによって成長させられる。

公开(公告)号：JP2017527988A

公开(公告)日：2017-09-21

申请号：JP2017502162

申请日：2014-08-13

Applicant: インテル・コーポレーション

Inventor： ウィ テン、ハン ,  ウィ テン、ハン ,  ダスグプタ、サンサプタク ,  ムーン スン、セウン ,  ムーン スン、セウン ,  ガードナー、サナズ ,  ラドスアフリェヴィッチ、マルコ ,  チャウ、ロバート

IPC: H01L21/338 ,  H01L21/28 ,  H01L21/336 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC classification number: H01L29/41783 ,  H01L21/28587 ,  H01L29/0843 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/401 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787

Abstract: 自己整合ゲートを有するIII−Nトランジスタ、かかるトランジスタを組み入れるシステム、および、それらを形成するための方法に関連した技法が論述される。かかるトランジスタは、隆起型ソースと隆起型ドレインとの間の分極層と、該ソースと該ドレインとの間にかつ分極層の上方にあるゲートと、該ソースおよび該ドレインの上方にあり、かつ、分極層に隣接するゲートの少なくとも一部分が開口部と整合されるように間に開口部を有する横方向エピタキシャル過成長とを含む。