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    半導体記憶装置
    1.
    发明专利
    半導体記憶装置 审中-公开

    公开(公告)号：JP2019164868A

    公开(公告)日：2019-09-26

    申请号：JP2018052849

    申请日：2018-03-20

    申请人： 東芝メモリ株式会社

    发明人： 池田 圭司 ,  田中 千加

    IPC分类号： G11C11/404 ,  G11C11/4091 ,  G11C11/4097 ,  H01L21/8242 ,  H01L27/108 ,  G11C11/409

    摘要： 【課題】読み出しエラーを抑制する。 【解決手段】半導体記憶装置は、第1トランジスタTと第1キャパシタCとからなる第1メモリセルMCと、前記第1メモリセルの第1端子に接続される第1端子を含む第2トランジスタ/TAと、前記第1メモリセルの第2端子に接続される第1ビット線BLと、前記第2トランジスタの第2端子に接続される第2ビット線/BLと、前記第1メモリセルの書き込み動作において、前記第1トランジスタをオンにし、かつ前記第2トランジスタをオフにし、前記第1メモリセルの読み出し動作において、前記第1トランジスタおよび前記第2トランジスタをオンにするコントローラ12と、を具備する。 【選択図】 図7

    不揮発性半導体メモリ
    3.
    发明专利
    不揮発性半導体メモリ 审中-公开

    公开(公告)号：JP2019160382A

    公开(公告)日：2019-09-19

    申请号：JP2018050106

    申请日：2018-03-16

    申请人： 東芝メモリ株式会社

    发明人： 田中 千加 ,  齋藤 真澄

    IPC分类号： H01L27/1159 ,  H01L27/11592 ,  H01L21/8239 ,  H01L27/105 ,  G11C11/22

    摘要： 【課題】誤書き込みを抑制することのできる不揮発性半導体メモリを提供する。 【解決手段】第1トランジスタ12aと、第2トランジスタ12bと、基板端子が書き込み線ML n に電気的に接続され、ゲート絶縁層が第1強誘電体を含む第3トランジスタ14aと、基板端子が書き込み線/ML n に電気的に接続され、ゲート絶縁層が第2強誘電体を含む第4トランジスタ14bと、を備える。 【選択図】図1

    半導体記憶装置
    7.
    发明专利
    半導体記憶装置 审中-公开

    公开(公告)号：JP2019057661A

    公开(公告)日：2019-04-11

    申请号：JP2017181969

    申请日：2017-09-22

    申请人： 東芝メモリ株式会社

    发明人： 田中 千加 ,  齋藤 真澄

    IPC分类号： H01L27/105 ,  G11C13/00 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

    摘要： 【課題】高速に動作する半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、複数の第1配線、複数の第2配線、抵抗変化層、複数の半導体層、複数のゲート電極及び第3配線を備える。第1配線は、基板の表面と交差する第1方向及び第1方向と交差する第2方向に、第2方向に並ぶ第1領域及び第2領域にわたって配設される。第2配線は、第2方向に隣り合う第1配線の間にそれぞれ設けられ、第1方向に延伸する。抵抗変化層は、第1配線及び第2配線の間に設けられる。半導体層は、複数の第2配線の一端にそれぞれ接続される。ゲート電極は、第2方向に配設され、第2方向から半導体層にそれぞれ対向する。第3配線は、第2方向に延伸し、複数の半導体層に共通に接続される。また、上記第1領域においては、第1配線と第2配線との間に抵抗変化層が設けられ、上記第2領域においては、第1配線と第2配線との間に前記抵抗変化層が設けられない。 【選択図】図2

    半導体記憶装置
    9.
    发明专利
    半導体記憶装置 审中-公开

    公开(公告)号：JP2018157011A

    公开(公告)日：2018-10-04

    申请号：JP2017051102

    申请日：2017-03-16

    申请人： 東芝メモリ株式会社

    发明人： 田中 千加 ,  齋藤 真澄

    IPC分类号： H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

    CPC分类号： H01L27/2481 ,  G11C11/5678 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/0038 ,  G11C2213/52 ,  H01L45/1253

    摘要： 【課題】エリアペナルティを増加させることなく、多値セル方式を実現可能とした半導体記憶装置を提供する。 【解決手段】この半導体記憶装置は、複数のグローバル第1配線と、複数のグローバル第1配線と交差する複数のグローバル第2配線と、複数のグローバル第1配線及び複数のグローバル第2配線の交差領域に対応して配置される複数のメモリブロックとを備える。メモリブロック内には、複数のローカル第1配線及び複数のローカル第2配線の交差領域に対応して複数のメモリセルが配列される。複数のメモリセルの各々は、可変抵抗素子の第1の面に配置される複数の第1電極と、第1の面とは異なる第2の面に配列される複数の第2電極とを備える。複数の第1電極は、それぞれ複数のローカル第1配線の1つに接続され、複数の第2電極は、それぞれ複数のローカル第2配線の1つに接続される。 【選択図】図2

    半導体記憶装置
    10.
    发明专利
    半導体記憶装置 审中-公开

    公开(公告)号：JP2018156707A

    公开(公告)日：2018-10-04

    申请号：JP2017052652

    申请日：2017-03-17

    申请人： 東芝メモリ株式会社

    发明人： 池田 圭司 ,  田中 千加 ,  沼田 敏典 ,  手塚 勉

    IPC分类号： G11C11/406

    CPC分类号： G11C11/40607 ,  G11C11/403 ,  G11C11/40615 ,  G11C11/40622 ,  G11C11/4085 ,  G11C11/4094 ,  G11C2207/2245

    摘要： 【課題】データリテンションおよび動作速度を任意に設定できる。 【解決手段】半導体記憶装置は、第1トランジスタSTと第1キャパシタCとを含む第1メモリセルMCと、第2トランジスタSTと第2キャパシタCとを含む第2メモリセルMCと、前記第1トランジスタに電気的に接続される第1ワード線WL0と、前記第2トランジスタに電気的に接続される第2ワード線WLk+1と、スリープモード時において、前記第1ワード線に第1電圧を供給し、かつ前記第2ワード線に前記第1電圧と異なる第2電圧を供給する第1回路122と、を具備する。 【選択図】 図2