公开(公告)号：JP2022000895A

公开(公告)日：2022-01-04

申请号：JP2021140272

申请日：2021-08-30

Applicant: 株式会社半導体エネルギー研究所

Inventor： 山崎 舜平 ,  小山 潤 ,  加藤 清

IPC: H01L27/108 ,  G11C11/405 ,  G11C11/404 ,  H01L27/10 ,  H01L27/1156 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L21/8242

Abstract: 【課題】新たな構造の半導体装置を提供することを目的の一とする。 【解決手段】第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート 電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第 2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジ スタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトラ ンジスタは酸化物半導体層を含んで構成された半導体装置である。 【選択図】図1

公开(公告)号：JP6952145B2

公开(公告)日：2021-10-20

申请号：JP2020021222

申请日：2020-02-12

Applicant: 株式会社半導体エネルギー研究所

Inventor： 大貫 達也

IPC: H01L27/108 ,  H01L21/28 ,  H01L29/423 ,  H01L29/49 ,  H01L29/417 ,  H01L29/786 ,  G11C5/02 ,  G11C11/404 ,  G11C11/4063 ,  H01L21/8242

公开(公告)号：JP6935171B2

公开(公告)日：2021-09-15

申请号：JP2016093550

申请日：2016-05-09

Applicant: 株式会社半導体エネルギー研究所

Inventor： 大貫 達也 ,  塩野入 豊

IPC: G11C11/404 ,  G11C11/4063 ,  G11C5/02 ,  G11C7/06 ,  H01L29/786 ,  G11C11/56

公开(公告)号：JP6875793B2

公开(公告)日：2021-05-26

申请号：JP2016094467

申请日：2016-05-10

Applicant: 株式会社半導体エネルギー研究所

Inventor： 加藤 清

IPC: G11C11/4091 ,  G11C11/404 ,  G11C11/4063 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/786 ,  G11C11/56

公开(公告)号：JP6858549B2

公开(公告)日：2021-04-14

申请号：JP2016250191

申请日：2016-12-23

Applicant: 株式会社半導体エネルギー研究所

Inventor： 赤澤 史佳 ,  井上 広樹 ,  中川 貴史 ,  黒川 義元

IPC: G11C11/408 ,  G11C8/08 ,  H01L29/786 ,  G11C11/404

公开(公告)号：JP2019164868A

公开(公告)日：2019-09-26

申请号：JP2018052849

申请日：2018-03-20

Applicant: 東芝メモリ株式会社

Inventor： 池田 圭司 ,  田中 千加

IPC: G11C11/404 ,  G11C11/4091 ,  G11C11/4097 ,  H01L21/8242 ,  H01L27/108 ,  G11C11/409

Abstract: 【課題】読み出しエラーを抑制する。 【解決手段】半導体記憶装置は、第1トランジスタTと第1キャパシタCとからなる第1メモリセルMCと、前記第1メモリセルの第1端子に接続される第1端子を含む第2トランジスタ/TAと、前記第1メモリセルの第2端子に接続される第1ビット線BLと、前記第2トランジスタの第2端子に接続される第2ビット線/BLと、前記第1メモリセルの書き込み動作において、前記第1トランジスタをオンにし、かつ前記第2トランジスタをオフにし、前記第1メモリセルの読み出し動作において、前記第1トランジスタおよび前記第2トランジスタをオンにするコントローラ12と、を具備する。 【選択図】 図7

公开(公告)号：JP2018174353A

公开(公告)日：2018-11-08

申请号：JP2018139235

申请日：2018-07-25

Applicant: 株式会社半導体エネルギー研究所

Inventor： 齋藤 利彦

IPC: H01L27/108 ,  H01L27/088 ,  H01L21/8234 ,  H01L27/06 ,  H01L21/8236 ,  G11C11/404 ,  H01L21/8242

CPC classification number: G11C16/02 ,  G11C11/404 ,  H01L29/94

Abstract: 【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置 であっても、正確な情報の保持を可能にすること。 【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子 に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。 加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設 け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 【選択図】図1

公开(公告)号：JP2017162538A

公开(公告)日：2017-09-14

申请号：JP2017053283

申请日：2017-03-17

Applicant: 株式会社半導体エネルギー研究所

Inventor： 熱海 知昭 ,  武分 善也

IPC: G11C11/404 ,  H01L29/786 ,  G11C11/406

CPC classification number: G11C5/10 ,  G11C11/401 ,  G11C11/404 ,  G11C11/406 ,  G11C11/4091 ,  G11C11/4099 ,  H01L27/10897 ,  H01L27/1218 ,  H01L27/1225 ,  H01L27/10873

Abstract: 【課題】リフレッシュタイミング検出回路を有する半導体記憶装置を提供する。 【解決手段】酸化物半導体を用いた第1のトランジスタ140、および第1のキャパシタ130からなるメモリセル150をマトリクス状に有するメモリセルアレイ180と、pチャネル型である第3のトランジスタ144、第2のキャパシタ132、第2のトランジスタ142を有する参照セル152、ならびに抵抗素子118およびコンパレータ116を有するリフレッシュタイミング検出回路とを有するメモリモュール100において、第1のトランジスタを介して第1のキャパシタに電位が与えられると第2のトランジスタを介して第2のキャパシタに電位が与えられ、第2のキャパシタの電位に応じて第3のトランジスタのドレイン電流値が変化し、第3のトランジスタのドレイン電流値が任意の値より大きくなると、メモリセルアレイおよび参照セルのリフレッシュ動作を行う。 【選択図】図1

公开(公告)号：JP6162834B2

公开(公告)日：2017-07-12

申请号：JP2016021996

申请日：2016-02-08

Applicant: 株式会社半導体エネルギー研究所

Inventor： 齋藤 利彦

IPC: H01L27/108 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/786 ,  G11C11/404 ,  H01L21/8242

CPC classification number: H01L27/1082 ,  G11C11/401 ,  G11C11/404 ,  G11C11/4096 ,  H01L21/84 ,  H01L27/108 ,  H01L27/1203 ,  H01L28/40 ,  H01L28/60 ,  H01L29/7869 ,  H01L27/1085 ,  H01L27/10852 ,  H01L27/10873

公开(公告)号：JP2017055121A

公开(公告)日：2017-03-16

申请号：JP2016190578

申请日：2016-09-29

Applicant: 株式会社半導体エネルギー研究所

Inventor： 山崎 舜平 ,  小山 潤

IPC: H01L27/108 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786 ,  H01L27/08 ,  H01L21/8234 ,  H01L27/06 ,  G11C11/405 ,  G11C11/404 ,  H01L21/477 ,  H01L21/8242

CPC classification number: G11C14/0018 ,  G11C11/401 ,  G11C11/403 ,  G11C16/02 ,  G11C16/0408 ,  G11C16/0433 ,  G11C16/34 ,  G11C8/08 ,  H01L27/1156 ,  H01L27/1225

Abstract: 【課題】長い期間においてデータの保持が可能な記憶装置を提供する。 【解決手段】記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するため のスイッチング素子として機能するトランジスタとを有する。上記トランジスタは、通常 のゲート電極の他に、閾値電圧を制御するための第2のゲート電極が備えられており、ま た、活性層に酸化物半導体を含むためにオフ電流が極めて低い。上記記憶装置では、絶縁 膜に囲まれたフローティングゲートに高電圧で電荷を注入するのではなく、オフ電流の極 めて低いトランジスタを介して記憶素子の電荷量を制御することで、データの記憶を行う 。 【選択図】図1