公开(公告)号：JP2016027594A

公开(公告)日：2016-02-18

申请号：JP2014219285

申请日：2014-10-28

Applicant: 東京エレクトロン株式会社

Inventor： 渡邉 光 ,  本田 昌伸 ,  辻 晃弘

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28 ,  H01L21/768 ,  H01L21/3065

CPC classification number: H01L21/76897 ,  H01L21/31116 ,  H01L21/76814 ,  H01L2221/1063

Abstract: 【課題】被処理体を処理する方法を提供する。 【解決手段】一実施形態の方法は、被処理体を処理して、酸化領域から二つの隆起領域の間を通って下地層まで達する開口を形成するものである。この方法は、(1)二つの隆起領域の間で窒化領域の第2部分を露出させる開口を、酸化領域に形成する工程と、(2)開口内の酸化シリコン製の残渣及び第2部分をエッチングする工程とを含む。残渣及び第2部分をエッチングする工程では、水素を含有するガス及びNF 3 ガスを含む混合ガスのプラズマに被処理体を晒して残渣及び第2部分を変質させることにより変質領域を形成し、当該変質領域を除去する。 【選択図】図1

Abstract translation: 要解决的问题：提供一种加工工件的方法。解决方案：形成用于使经加工的工件在两个凸起区域之间从氧化区域到达基底层的开口。 该方法包括：（1）形成开口的工序，使在氧化区域中的两个凸起区域之间的氮化物区域的第二部分露出，以及（2）蚀刻氧化硅残渣的步骤和第二部分 在开幕 在蚀刻残渣和第二部分的步骤中，工件暴露于含有氢气和含有气体的混合气体的气体的等离子体中，并且残余物和第二部分被改变，从而形成改变的区域，然后被除去。选择 图：图1

公开(公告)号：JP5409801B2

公开(公告)日：2014-02-05

申请号：JP2011537626

申请日：2009-11-19

Applicant: アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated

Inventor： ジェン−ユエ ワン， ,  ファー チャン， ,  ロン タオ， ,  ホン チャン，

IPC: H01L21/288 ,  C25D7/12 ,  H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/76877 ,  C25D5/022 ,  C25D5/10 ,  H01L21/2885 ,  H01L21/321 ,  H01L2221/1063

公开(公告)号：JP2012510164A

公开(公告)日：2012-04-26

申请号：JP2011537631

申请日：2009-11-19

Applicant: アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated

Inventor： チェンビン ガー， ,  チェン−テク カオ， ,  メイ チャン， ,  ジン リャン リュ，

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01J37/3244 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76877 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1683 ,  H01L2221/1063

Abstract: Embodiments of the present invention generally relates to an apparatus and a method for processing semiconductor substrates. Particularly, embodiments of the present invention relates to methods and apparatus for trench and via profile modification prior to filling the trench and via. One embodiment of the present invention comprises forming a sacrifice layer to pinch off a top opening of a trench structure by exposing the trench structure to an etchant. In one embodiment, the etchant is configured to remove the first material by reacting with the first material and generating a by-product, which forms the sacrifice layer.

公开(公告)号：JP4162241B2

公开(公告)日：2008-10-08

申请号：JP2005003396

申请日：2005-01-11

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： アンソニー・ケイ・スタンパー ,  ジェフリー・ピー・ガンビーノ

IPC: H01L21/768 ,  H01L21/312 ,  H01L21/314 ,  H01L21/316 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76831 ,  H01L21/312 ,  H01L21/3121 ,  H01L21/3122 ,  H01L21/3148 ,  H01L21/31612 ,  H01L21/76807 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76835 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: The present invention provides a method of forming a rigid interconnect structure, and the device therefrom, including the steps of providing a lower metal wiring layer having first metal lines positioned within a lower low-k dielectric; depositing an upper low-k dielectric atop the lower metal wiring layer; etching at least one portion of the upper low-k dielectric to provide at least one via to the first metal lines; forming rigid dielectric sidewall spacers in at least one via of the upper low-k dielectric; and forming second metal lines in at least one portion of the upper low-k dielectric. The rigid dielectric sidewall spacers may comprise of SiCH, SiC, SiNH, SiN, or SiO 2 . Alternatively, the via region of the interconnect structure may be strengthened with a mechanically rigid dielectric comprising SiO 2 , SiCOH, or doped silicate glass.

公开(公告)号：JP3507271B2

公开(公告)日：2004-03-15

申请号：JP4648597

申请日：1997-02-28

Applicant: 三星電子株式会社

Inventor： ▲呉▼京錫 ,  沈明燮 ,  申賢哲

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76804 ,  H01L2221/1063

公开(公告)号：KR102225696B1

公开(公告)日：2021-03-12

申请号：KR1020140115388A

申请日：2014-09-01

Applicant: 에스케이하이닉스 주식회사

Inventor： 반근도 ,  복철규 ,  유민애 ,  박종천

IPC: H01L21/768 ,  H01L21/027 ,  H01L21/60

CPC classification number: H01L21/76877 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76816 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L23/528 ,  H01L2924/0002

Abstract: 유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하고, 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성한다. 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하고, 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도한 후, 폴리머 블록 도메인부를 선택적으로 제거한다. 폴리머 블록 매트릭스부를 식각 마스크로 이용하여 비아 캐비티(via cavity)를 식각하는 연결 배선 구조체 형성 방법을 제시한다.

公开(公告)号：KR102227530B1

公开(公告)日：2021-03-11

申请号：KR1020197008033A

申请日：2017-08-09

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 싱후아 선 ,  다카시 야마무라 ,  히로우키 나가이 ,  류이치 아사코 ,  케이티 마리 루커-리

IPC: H01L21/027 ,  H01L21/3065 ,  H01L21/768

CPC classification number: H01L21/0274 ,  H01L21/76808 ,  H01L21/02063 ,  H01L21/02164 ,  H01L21/0228 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76804 ,  H01L21/76811 ,  H01L21/76814 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53228 ,  H01L2221/1026 ,  H01L2221/1063 ,  H01L23/53295

Abstract: ULK(ultra-low dielectric constant (k)) 물질 층을 포함하는 패터닝된 구조체를 가진 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 실시형태가 개시된다. 특히, 마이크로일렉트로닉 워크피스를 위한 기판 내의 패터닝된 구조체의 에칭 프로세싱 중에 ULK 피쳐를 보호하기 위한 보호 층을 성막하는 실시형태가 개시된다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다(deposited in-situ).

公开(公告)号：JP2018041963A

公开(公告)日：2018-03-15

申请号：JP2017172005

申请日：2017-09-07

Applicant: 東京エレクトロン株式会社

Inventor： カンダバラ エヌ.タピリー ,  中村 諭 ,  チェ スドゥ ,  高 明輝 ,  前川 薫 ,  ゲリット ジェイ.ルーシンク

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28 ,  H01L29/417 ,  H01L21/768 ,  H01L23/522 ,  H01L21/3065

CPC classification number: H01L21/823475 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76892 ,  H01L23/485 ,  H01L27/1211 ,  H01L29/41791 ,  H01L29/66795 ,  H01L2221/1063

Abstract: 【課題】 ラップアラウンドコンタクト一体化スキームを提供する。 【解決手段】 本発明の実施形態は、コンタクト形成中の側壁保護を含むラップアラウンドコンタクト一体化スキームを提供する。一実施形態によると、基板加工方法は、第1誘電体膜中の隆起コンタクトと第1誘電体膜の上の第2誘電体膜とを含む基板を提供するステップと、第2誘電体膜の上に金属含有膜を堆積するステップと、金属含有膜中にマスク開口部をエッチングすることによってパターン化された金属含有膜を形成するステップとを含む。この方法は、パターン化された金属含有膜をマスクとして使用して、隆起コンタクトの上の第2誘電体膜中に凹状特徴の異方性エッチングを行うステップをさらに含み、この異方性エッチングにより、凹状特徴の側壁上にパターン化された金属含有膜の一部が再堆積されることによって、金属含有側壁保護膜が形成される。 【選択図】図2F

公开(公告)号：JP2012510162A

公开(公告)日：2012-04-26

申请号：JP2011537626

申请日：2009-11-19

Applicant: アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated

Inventor： ロン タオ， ,  ファー チャン， ,  ホン チャン， ,  ジェン−ユエ ワン，

IPC: H01L21/288 ,  H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/76877 ,  C25D5/022 ,  C25D5/10 ,  H01L21/2885 ,  H01L21/321 ,  H01L2221/1063

Abstract: Embodiments of the present invention generally relates to an apparatus and a method for processing semiconductor substrates. One embodiment provides a method provides a method for processing a substrate comprising forming a seed layer over a substrate having trench or via structures formed therein, coating a portion of the seed layer with an organic passivation film, and immersing the trench or via structures in a plating solution to deposit a conductive material over the seed layer not covered by the organic passivation film.

公开(公告)号：JP2004530287A

公开(公告)日：2004-09-30

申请号：JP2002553242

申请日：2001-12-20

Applicant: ハネウェル・インターナショナル・インコーポレーテッド

Inventor： ケネディ，ジョセフ・ティー ,  ダニエルズ，ブライアン・ジェイ ,  ダン，ジュード・エイ

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76831 ,  H01L21/76807 ,  H01L21/76808 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76825 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76835 ,  H01L21/76843 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: フォトレジストの毒作用を防止しながら、マイクロエレクトロニクスデバイスを形成する方法。 導電性金属および誘電体材料の種々の層を、集積回路を形成するための選択的な順序で基板上へ被膜させる。 フォトレジスト材料を露光およびパターニングすることによって、構造の全体にわたってバイアおよびトレンチを形成する。 絶縁層の誘電体材料をフォトレジストから保護して、フォトレジスト毒作用の原因となる化学反応を防ぐ。 これは、誘電体材料を覆うさらなる層を被膜させることによってか、またはプラズマもしくは化学処理にさらされた誘電体材料の表面を変更し、変更された表面層を誘電体材料上に形成することによって行う。