公开(公告)号：KR20210027696A

公开(公告)日：2021-03-11

申请号：KR1020190108222A

申请日：2019-09-02

Applicant: 삼성전자주식회사

Inventor： 김찬호 ,  박주용 ,  변대석

IPC: H01L27/11582 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575

CPC classification number: H01L25/18 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/5227 ,  H01L23/5228 ,  H01L23/528 ,  H01L24/08 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L28/60 ,  H01L2224/08146 ,  H01L2924/14511

Abstract: 본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들, 상기 제 1 기판 상의 상기 제 1 트랜지스터들을 덮는 층간 절연막, 상기 제 1 트랜지스터들과 연결되고, 상기 층간 절연막을 관통하는 제 1 콘택 플러그들, 상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들, 상기 층간 절연막 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고, 상기 제 2 기판과 상기 층간 절연막 사이에 배치되고, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부들을 포함하되, 인접하는 상기 제 1 콘택 배선들은 커패시터의 전극들로 구성될 수 있다.

公开(公告)号：JPWO2015136821A1

公开(公告)日：2017-04-06

申请号：JP2016507279

申请日：2014-12-26

Applicant: 株式会社ThruChip Japan ,  株式会社ThruChip Japan

Inventor： 忠広 黒田 ,  忠広 黒田

IPC: H01L25/065 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/07 ,  H01L25/18 ,  H04B5/02

CPC classification number: H01L25/0652 ,  H01L21/486 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L23/645 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/09 ,  H01L24/16 ,  H01L24/17 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/18 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/092 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/02372 ,  H01L2224/02375 ,  H01L2224/02377 ,  H01L2224/02379 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/16238 ,  H01L2224/17181 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/80006 ,  H01L2224/80203 ,  H01L2224/8083 ,  H01L2224/80986 ,  H01L2224/81005 ,  H01L2224/9202 ,  H01L2224/92125 ,  H01L2224/9222 ,  H01L2224/92225 ,  H01L2224/92227 ,  H01L2224/94 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06558 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/19107 ,  H01L2224/80 ,  H01L2224/03 ,  H01L2924/00 ,  H01L2224/80001 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2224/81 ,  H01L2924/20752

Abstract: 積層半導体集積回路装置に関し、安価な構成で積層のための3次元スペースを小さくするとともに、十分な電源品質を与える。第1の半導体集積回路装置に第1の半導体基体を厚さ方向に貫通するとともに、第1の電源電位に接続する第1の貫通半導体領域と、第2の電源電位に接続する第2の貫通半導体領域とを設け、第1の貫通半導体領域と第2の貫通半導体領域に夫々接続する第1の電極及び第2の電極を有する第2の半導体集積回路装置を積層する。

公开(公告)号：JP5346063B2

公开(公告)日：2013-11-20

申请号：JP2011133018

申请日：2011-06-15

Applicant: ソイテック

Inventor： ゴーダン グウェルタツ

IPC: H01L21/02 ,  H01L21/683

CPC classification number: H01L21/185 ,  B32B37/144 ,  B32B37/18 ,  B32B38/1808 ,  B32B38/1866 ,  B32B41/00 ,  B32B2041/04 ,  B32B2307/202 ,  B32B2309/72 ,  B32B2457/14 ,  H01L21/187 ,  H01L24/75 ,  H01L24/80 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/08146 ,  H01L2224/75702 ,  H01L2224/75703 ,  H01L2224/75756 ,  H01L2224/75901 ,  H01L2224/80006 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/80948 ,  H01L2224/94 ,  H01L2924/3511 ,  Y10T156/10 ,  Y10T156/1089 ,  Y10T156/1092 ,  H01L2224/80

Abstract: The method involves bringing two plates (100, 200) e.g. silicon circular plates, into contact, so as to initiate propagation of a bonding wave between the two plates. A predefined bonding curvature is imposed on one of the two plates by a membrane during the contacting step, where the membrane is interposed between the former plate and a holding support (310). The other plate is free to adapt to the predefined bonding curvature imposed on the former plate, during the propagation of the bonding wave. An independent claim is also included for an apparatus for bonding plates by molecular adhesion.

公开(公告)号：JP2013211474A

公开(公告)日：2013-10-10

申请号：JP2012081929

申请日：2012-03-30

Applicant: Olympus Corp ,  オリンパス株式会社

Inventor： TAKEMOTO YOSHIAKI ,  SAITO HARUHISA ,  KIKUCHI HIROSHI

IPC: H01L25/065 ,  H01L21/02 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L23/48 ,  H01L23/3142 ,  H01L24/05 ,  H01L24/80 ,  H01L24/83 ,  H01L24/92 ,  H01L24/94 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/08148 ,  H01L2224/80013 ,  H01L2224/80203 ,  H01L2224/80895 ,  H01L2224/82365 ,  H01L2224/83104 ,  H01L2224/83365 ,  H01L2224/9212 ,  H01L2224/94 ,  H05K1/02 ,  H01L2924/00014 ,  H01L2224/80 ,  H01L2224/83

Abstract: PROBLEM TO BE SOLVED: To provide a substrate capable of being suitably implanted with a resin at the time of bonding even when a fine electrode is formed.SOLUTION: A substrate 1 of a present embodiment comprises: a base material 10 having a predetermined thickness; an electrode part which is provided on one surface of the base material in a thickness direction and which includes a plurality of electrodes; and a groove 13 provided on the base material at at least a part of the surface where the electrode part is provided.

Abstract translation: 要解决的问题：提供即使在形成微细电极时也可以在接合时适当地注入树脂的基板。本实施例的基板1包括：具有预定厚度的基材10; 电极部，其设置在所述基材的厚度方向的一个表面上，并且包括多个电极; 以及在设置有电极部的表面的至少一部分的基材上设置的槽13。

公开(公告)号：JP2017130660A

公开(公告)日：2017-07-27

申请号：JP2017006119

申请日：2017-01-17

Applicant: 三星電子株式会社 ,  Samsung Electronics Co.,Ltd.

Inventor： 姜 泌 圭 ,  李 鎬 珍 ,  朴 炳 律 ,  金 兌 泳 ,  金 石 鎬

IPC: H01L21/8234 ,  H01L27/088 ,  H01L23/522 ,  H01L21/768 ,  H01L21/3205 ,  H01L27/14 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/8244 ,  H01L27/11 ,  H01L21/8246 ,  H01L27/105 ,  H01L21/76 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/146 ,  H01L27/00

CPC classification number: H01L23/481 ,  H01L21/76879 ,  H01L21/76898 ,  H01L23/49811 ,  H01L23/49822 ,  H01L23/49838 ,  H01L24/09 ,  H01L24/17 ,  H01L25/0657 ,  H01L2224/08146 ,  H01L2224/16146 ,  H01L2225/06548

Abstract: 【課題】電気的に高性能且つ高信頼度なTSV構造体を有した多重積層素子を提供する。 【解決手段】下部基板、下部基板上の第1絶縁層、及び第1絶縁層上のTSV(through−silicon via)パッドを有した下部素子と、中間基板、中間基板上の第2絶縁層、及び第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、上部基板上の第3絶縁層、及び第3絶縁層上の第2TSVバンプを有した上部素子と、上部基板、第3絶縁層、第2絶縁層及び中間基板を貫通し、第1TSVバンプ、第2TSVバンプ及びTSVパッドと電気的に連結されたTSV構造体と、を含み、該中間素子は、中間基板とTSV構造体の下部との間に絶縁性の第1TSVスペーサを有し、該上部素子は、上部基板と、TSV構造体の上部との間に絶縁性の第2TSVスペーサを有し、該第2絶縁層及び第3絶縁層とTSV構造体の側面とが直接に接触する。 【選択図】図1

公开(公告)号：JPWO2015098949A1

公开(公告)日：2017-03-23

申请号：JP2015554949

申请日：2014-12-24

Applicant: 日立化成株式会社

Inventor： 孝寛 徳安 ,  孝寛 徳安 ,  昌典 夏川 ,  昌典 夏川 ,  恭之 大山 ,  恭之 大山

IPC: C09J7/02 ,  C09J11/06 ,  C09J133/00 ,  C09J167/00 ,  C09J183/04 ,  C09J201/00 ,  C09J201/02 ,  H01L21/02 ,  H01L21/304 ,  H01L21/683

CPC classification number: C09J133/00 ,  C08G77/445 ,  C08L33/06 ,  C08L43/04 ,  C09J7/10 ,  C09J7/405 ,  C09J201/00 ,  C09J2201/606 ,  C09J2201/622 ,  C09J2203/326 ,  C09J2433/00 ,  C09J2467/00 ,  C09J2467/005 ,  H01L21/6835 ,  H01L21/6836 ,  H01L21/78 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/68386 ,  H01L2224/03002 ,  H01L2224/05009 ,  H01L2224/08146 ,  H01L2224/08155 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2224/03 ,  C08L67/04 ,  C08L83/04

Abstract: 本発明に係る仮固定用フィルムは、半導体ウェハを支持体に仮固定用フィルムを介して仮固定する仮固定工程と、支持体に仮固定された半導体ウェハを加工する加工工程と、加工された半導体ウェハを支持体及び仮固定用フィルムから分離する分離工程と、を備える半導体ウェハの加工方法に用いられる仮固定用フィルムであって、(A)高分子量成分及び(B)シリコーン変性樹脂を含有し、110℃で30分間及び170℃で1時間加熱された後の弾性率が23℃において0.1〜1000MPaである。

公开(公告)号：JPWO2014196105A1

公开(公告)日：2017-02-23

申请号：JP2015521263

申请日：2014-02-19

Applicant: パナソニックIpマネジメント株式会社

Inventor： 弘樹 宮島

IPC: H01L25/065 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/12 ,  H01L23/522 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5389 ,  H01L24/08 ,  H01L24/09 ,  H01L24/19 ,  H01L24/20 ,  H01L24/80 ,  H01L24/94 ,  H01L24/96 ,  H01L24/97 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0237 ,  H01L2224/04105 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05184 ,  H01L2224/05552 ,  H01L2224/05555 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05684 ,  H01L2224/06181 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/05042 ,  H01L2924/05442 ,  H01L2924/143 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/146 ,  H01L2924/18162 ,  H01L2224/80 ,  H01L2224/84

Abstract: 半導体装置は、第1電極122を含む第1表面層112が設けられた第1基板101と、第2電極142を含む第2表面層132とを有し、第2表面層132を第1表面層112と接するようにして第1基板101と直接接合された拡張第2基板102と、第1基板101又は第2基板131を貫通する貫通電極113とを備えている。第2表面層132は、第2基板131及び樹脂部135により構成された拡張第2主面172Aの上に設けられている。第2基板131の平面サイズは、第1基板101の平面サイズよりも小さく、第1電極122と第2電極142とは、互いに接して接続されている。

Abstract translation: 该半导体器件包括其中提供了一种包括第一电极122的第一表面层112的第一衬底101，和包括第二电极142的第二表面层132，第二表面层132第一表面 它包括一个直接结合到第一基板101，以便与层112以接触延伸第二基板102，和贯通电极113穿过第一基板101或第二基板131。 的第二表面层132设置在延伸第二主表面172A，其由第二基板131和树脂部135构成。 在第二基板131的平面尺寸比第一基板101，第一电极122和第二电极142，被连接在相互接触的平面尺寸小。

公开(公告)号：JP2014086596A

公开(公告)日：2014-05-12

申请号：JP2012234955

申请日：2012-10-24

Applicant: Olympus Corp ,  オリンパス株式会社

Inventor： TSUKIMURA MITSUHIRO

IPC: H01L27/14 ,  H01L21/02 ,  H01L21/66 ,  H01L27/146

CPC classification number: H01L27/14636 ,  H01L22/14 ,  H01L22/20 ,  H01L22/32 ,  H01L24/05 ,  H01L24/08 ,  H01L24/94 ,  H01L25/00 ,  H01L25/0657 ,  H01L27/14618 ,  H01L27/14634 ,  H01L2224/02166 ,  H01L2224/05554 ,  H01L2224/05644 ,  H01L2224/08146 ,  H01L2224/94 ,  H01L2225/06541 ,  H01L2225/06596 ,  H01L2924/12043 ,  H01L2924/13091 ,  H01L2224/80 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To reduce the occurrence of a failure in which a part to be electrically connected is not electrically connected when wafers are connected with each other after inspection of the wafers.SOLUTION: In a semiconductor device in which a first semiconductor substrate having wiring layers where interconnections are arranged in a plurality of layers and a second semiconductor substrate having wiring layers where interconnections are arranged in a plurality of layers are electrically connected in a state where respective surfaces face each other, at least either of the first semiconductor substrate or the second semiconductor substrate has a recess on a surface to be connected with the other semiconductor substrate. Inside the recess, an electrode which is electrically connected with a part of wiring included in the wiring layers that the semiconductor substrate having the recess and which is capable of being electrically connecting with the outside is formed.

Abstract translation: 要解决的问题：为了减少当晶片在检查晶片之后彼此连接时电连接部分未电连接的故障的发生。解决方案：在半导体器件中，第一半导体衬底具有 在多个层中布置布线的布线层和具有布线层的布线层的第二半导体基板在各个表面彼此面对的状态下电连接，第一半导体基板或 第二半导体衬底在与另一个半导体衬底连接的表面上具有凹部。 在凹部内部，形成电极，其与布线层中包含的布线部分电连接，形成具有凹部的能够与外部电连接的半导体基板。

公开(公告)号：JP2018160519A

公开(公告)日：2018-10-11

申请号：JP2017056174

申请日：2017-03-22

Applicant: 東芝メモリ株式会社

Inventor： 志摩 真也 ,  高野 英治 ,  久米 一平 ,  野田 有輝

IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L21/301

CPC classification number: H01L23/562 ,  H01L21/67092 ,  H01L21/76898 ,  H01L21/78 ,  H01L21/8221 ,  H01L23/3171 ,  H01L23/4012 ,  H01L23/481 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/11 ,  H01L24/13 ,  H01L24/24 ,  H01L24/80 ,  H01L24/82 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/1146 ,  H01L2224/1147 ,  H01L2224/13023 ,  H01L2224/13025 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2224/24105 ,  H01L2224/24147 ,  H01L2224/244 ,  H01L2224/73251 ,  H01L2224/73259 ,  H01L2224/80203 ,  H01L2224/80801 ,  H01L2224/82031 ,  H01L2224/821 ,  H01L2224/9202 ,  H01L2224/9222 ,  H01L2224/94 ,  H01L2225/06544 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2224/80001 ,  H01L2224/11 ,  H01L2224/82 ,  H01L2224/08 ,  H01L2224/24

Abstract: 【課題】半導体ウェハの損傷を抑制しつつ、複数の半導体ウェハを積層後にまとめて個片化することができる半導体装置の製造方法および半導体装置を提供する。 【解決手段】本実施形態による半導体装置の製造方法は、半導体素子を有する第1面と該第1面に対して反対側にある第2面とを有する第1半導体基板と、半導体素子を有する第3面と該第3面に対して反対側にある第4面とを有する第2半導体基板とを積層する。第1半導体基板の第2面からエッチングして該第2面から第1面に達する第1コンタクトホールを形成し、かつ、第1半導体基板の第2面のうち第1領域に第1溝を形成する。第1溝を被覆する第1マスク材を形成する。第1マスク材をマスクとして用いて第1コンタクトホール内に第1金属電極を形成する。第1マスク材の除去後、第1半導体基板の第1領域を切断する。 【選択図】図7

公开(公告)号：JP2018148071A

公开(公告)日：2018-09-20

申请号：JP2017042675

申请日：2017-03-07

Applicant: 東芝メモリ株式会社

Inventor： 田上 政由 ,  勝又 竜太 ,  飯島 純 ,  清水 徹哉 ,  臼井 孝公 ,  藤田 弦暉

IPC: H01L27/11526 ,  H01L27/11519 ,  H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11551

CPC classification number: H01L25/0657 ,  H01L24/05 ,  H01L24/08 ,  H01L25/50 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L2224/05025 ,  H01L2224/05147 ,  H01L2224/05571 ,  H01L2224/08146 ,  H01L2225/06544 ,  H01L2225/06565 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 【課題】記憶容量を大きくすることが可能な記憶装置を提供する。 【解決手段】記憶装置は、第1メモリセルアレイと、前記第1メモリセルアレイに対して第1方向に配置された第2メモリセルアレイと、前記第1メモリセルアレイ中を前記第1方向に延在する第1コンタクトプラグと、前記第2メモリセルアレイ中を前記第1方向に延在し、前記第1コンタクトプラグに電気的に接続された第2コンタクトプラグと、を備える。前記第1メモリセルアレイは、前記第1方向に積層された複数の第1電極層と、前記複数の第1電極層を貫く第1半導体ピラーと、を含み、前記第2メモリセルアレイは、前記第1方向に積層された複数の第2電極層と、前記複数の第2電極層を貫く第2半導体ピラーと、を含む。前記第1コンタクトプラグは、前記第1半導体ピラーに電気的に接続され、前記第2コンタクトプラグは、前記第2半導体ピラーに電気的に接続される。 【選択図】図1