公开(公告)号：KR1020080100386A

公开(公告)日：2008-11-17

申请号：KR1020087024385

申请日：2007-02-27

申请人： 어플라이드 머티어리얼스, 인코포레이티드

发明人： 챠우,타이쳉 ,  헝,스티븐 ,  리우,파트리시아엠 ,  사토,타츠야 ,  패터슨,알렉스엠 ,  토도로브,발렌틴 ,  홀랜드,존피

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/31155 ,  H01J37/32082 ,  H01J37/34 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/316 ,  H01L21/31683 ,  H01L29/517

摘要： The present invention generally provides methods and apparatuses that are adapted to form a high quality dielectric gate layer on a substrate. Embodiments contemplate a method wherein a metal plasma treatment process is used in lieu of a standard nitridization process to form a high dielectric constant layer on a substrate. Embodiments further contemplate an apparatus adapted to "implant" metal ions of relatively low energy in order to reduce ion bombardment damage to the gate dielectric layer, such as a silicon dioxide layer and to avoid incorporation of the metal atoms into the underlying silicon. In general, the process includes the steps of forming a high-k dielectric and then treating the deposited material to form a good interface between the gate electrode and the high-k dielectric material. Embodiments also provide a cluster tool that is adapted to form a high-k dielectric material, terminate the surface of the high-k dielectric material, perform desirable post treatment steps, and form a gate layers.

摘要翻译： 本发明通常提供适于在衬底上形成高质量电介质栅极层的方法和装置。 实施例考虑了一种方法，其中使用金属等离子体处理工艺代替标准氮化工艺以在衬底上形成高介电常数层。 实施例进一步考虑了一种适于“植入”相对较低能量的金属离子的设备，以便减少对诸如二氧化硅层的栅极介电层的离子轰击损伤，并避免将金属原子引入到下面的硅中。 通常，该方法包括以下步骤：形成高k电介质，然后处理沉积的材料以在栅电极和高k电介质材料之间形成良好的界面。 实施例还提供一种簇工具，其适于形成高k电介质材料，终止高k电介质材料的表面，执行所需的后处理步骤，并形成栅极层。

公开(公告)号：KR1020080058341A

公开(公告)日：2008-06-25

申请号：KR1020087006660

申请日：2006-09-22

申请人： 인터내셔널 비지네스 머신즈 코포레이션

发明人： 치담바라오듀어세티 ,  도쿠마치오머 ,  글루셴코프올레그 ,  벨리안스키마이클

IPC分类号： H01L21/316

CPC分类号： H01L29/512 ,  H01L21/26586 ,  H01L21/31155 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/66583

摘要： The present invention provides a semiconductor structure having at least one CMOS device in which the Miller capacitances, i.e., overlap capacitances, are reduced and the drive current is improved. The inventive structure includes a semiconductor substrate having at least one overlaying gate conductor, each of the at least one overlaying gate conductors has vertical edges; a first gate oxide located beneath the at least one overlaying gate conductor, the first gate oxide not extending beyond the vertical edges of the at least overlaying gate conductor; and a second gate oxide located beneath at least a portion of the at one overlaying gate conductor. In accordance with the present invention, the first gate oxide and the second gate oxide are selected from high k oxide-containing materials and low k oxide-containing materials, with the proviso that when the first gate oxide is high k, than the second gate oxide is low k, or when the first gate oxide is low k, than the second gate oxide is high k.

摘要翻译： 本发明提供一种具有至少一个CMOS器件的半导体结构，其中米勒电容（即，重叠电容）被减小并且驱动电流得到改善。 本发明的结构包括具有至少一个覆盖栅极导体的半导体衬底，所述至少一个覆盖栅极导体中的每一个具有垂直边缘; 位于所述至少一个覆盖栅极导体下方的第一栅极氧化物，所述第一栅极氧化物不延伸超过所述至少覆盖栅极导体的垂直边缘; 以及位于一个重叠栅极导体的至少一部分下方的第二栅极氧化物。 根据本发明，第一栅极氧化物和第二栅极氧化物选自含高K氧化物的材料和低K氧化物的材料，条件是当第一栅极氧化物高于第二栅极 氧化物为低k，或者当第一栅极氧化物为低k时，第二栅极氧化物为高k。

公开(公告)号：KR1020080050750A

公开(公告)日：2008-06-10

申请号：KR1020060121414

申请日：2006-12-04

申请人： 에스케이하이닉스 주식회사

发明人： 윤효근 ,  김우진 ,  김동주 ,  박지용 ,  정용수

IPC分类号： H01L21/316

CPC分类号： H01L21/3086 ,  H01L21/3081 ,  H01L21/31111 ,  H01L21/31155

摘要： A method for forming an oxide layer pattern and a method for patterning a semiconductor device using the same are provided to improve the yield and characteristic of a semiconductor device by reducing particles and defects due to the particles. A patterning target layer and an oxide layer(102) are sequentially formed on a semiconductor substrate(100). Boron ions of 1.0X10^16 atm/cm^2 over are implanted into the oxide layer in a region on which an oxide layer pattern is to be formed. The oxide layer on which the boron ion implantation is not performed is wet-etched to form the oxide layer pattern. The patterning target layer is patterned by using the oxide layer pattern as a mask. The oxide layer pattern defines a forming region of an isolation layer trench(106) and the patterning target layer includes the semiconductor substrate. After the patterning target layer is patterned, the oxide layer pattern is removed.

摘要翻译： 提供一种用于形成氧化物层图案的方法和使用其形成半导体器件的方法，以通过减少由于颗粒引起的颗粒和缺陷来提高半导体器件的产量和特性。 在半导体衬底（100）上依次形成图形化目标层和氧化物层（102）。 1.0X10 ^ 16atm / cm ^ 2以上的硼离子注入到要形成氧化物层图案的区域中的氧化物层中。 不进行硼离子注入的氧化物层被湿式蚀刻以形成氧化物层图案。 通过使用氧化物层图案作为掩模来图案化图案化目标层。 氧化物层图案限定了隔离层沟槽（106）的形成区域，并且图案化目标层包括半导体衬底。 在图案化目标层被图案化之后，去除氧化物层图案。

公开(公告)号：KR100774802B1

公开(公告)日：2007-11-07

申请号：KR1020060101684

申请日：2006-10-19

申请人： 동부일렉트로닉스 주식회사

发明人： 황상일

IPC分类号： H01L21/31 ,  H01L21/265

CPC分类号： H01L21/31155 ,  H01L21/02164 ,  H01L21/02225 ,  H01L21/324

摘要： A method for forming an interlayer dielectric is provided to reduce a cross-talk and an RC(Resistor Capacitor) delay by lowering a dielectric constant of the interlayer dielectric. A damascene process is performed on a silicon oxide film(10) to form a metal line(20). The silicon oxide film serves as an interlayer dielectric. A photo-sensitive film is patterned on the metal line. Carbon or hydrogen ions are implanted. The photo-sensitive film is removed and a rinsing process is performed. A thermal process is performed on the resultant structure. The ion implantation process is performed by using one of CH4, C2H4, and C2H6 gases as a source gas. The ion implantation process is performed by using implantation energy between 50 and 100KeV.

摘要翻译： 提供一种用于形成层间电介质的方法，通过降低层间电介质的介电常数来减少串扰和RC（电阻电容器）延迟。 在氧化硅膜（10）上进行镶嵌工艺以形成金属线（20）。 氧化硅膜用作层间电介质。 在金属线上图案化感光膜。 植入碳或氢离子。 去除感光膜并进行漂洗处理。 对所得结构进行热处理。 通过使用CH4，C2H4和C2H6气体之一作为源气体来进行离子注入工艺。 通过使用在50和100KeV之间的注入能量来进行离子注入工艺。

公开(公告)号：KR100610436B1

公开(公告)日：2006-08-08

申请号：KR1020030095301

申请日：2003-12-23

申请人： 에스케이하이닉스 주식회사

发明人： 유경동

IPC分类号： H01L21/265

CPC分类号： H01L21/02321 ,  H01L21/02252 ,  H01L21/02304 ,  H01L21/28247 ,  H01L21/31155 ,  H01L21/76801 ,  H01L21/76825 ,  H01L21/76829

摘要： 본 발명은 고밀도 플라즈마(High Density Plasma)에 의한 트랜지스터 게이트 산화막의 열화를 방지하는 방법에 관한 것으로, 게이트 전극 형성이후 다른 배선과의 절연을 위해 필수적으로 사용되는 층간절연막의 표면에 불순물을 주입하여 층간절연막의 표면 특성을 변경시켜 후속 HDP 공정 시 발생하는 게이트 산화막 열화의 원인인 자외선을 산란시킴으로써 자외선이 게이트 산화막으로 투과되는 것을 효과적으로 방지할 수 있다.

公开(公告)号：KR1020060064150A

公开(公告)日：2006-06-13

申请号：KR1020040102851

申请日：2004-12-08

申请人： 에스케이하이닉스 주식회사

发明人： 진규안

IPC分类号： H01L21/312

CPC分类号： H01L21/31155 ,  H01L21/02118 ,  H01L21/02282 ,  H01L21/324

摘要： 본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 폴리마이드(Polymide)로 층간 절연막을 형성하고 불소 함유 소오스를 이용한 이온주입 공정으로 플루오르화 폴리마이드막(Fluorinated Polymide)을 형성함으로써, 폭이 좁은 패턴 사이에서의 매립 특성과 평탄화 특성을 향상시킴과 동시에, 유전상수를 낮추고 배선간 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.

폴리마이드, 유전상수, 매립특성, 상호간섭

公开(公告)号：KR100533646B1

公开(公告)日：2005-12-05

申请号：KR1020040033006

申请日：2004-05-11

申请人： 동부일렉트로닉스 주식회사

发明人： 이재석

IPC分类号： H01L21/336

CPC分类号： H01L21/265 ,  H01L21/31155 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76837 ,  H01L29/78

摘要： 본 발명은 피엠디막 형성 방법에 관한 것으로, 보다 자세하게는 플라즈마 대미지가 없고 갭필 성능이 우수한 USG막을 형성한 후 이온주입과 어닐링을 실시하여 갭필 성능, 개더링 성능 및 트랜지스터의 전기적 특성을 향상시키는 피엠디막 형성 방법에 관한 것이다.
본 발명의 상기목적은 트랜지스터가 형성된 기판 상에 라이너 질화막을 형성하는 단계, 상기 라이너 질화막 상부에 USG막을 증착하고 평탄화하는 단계 및 상기 트랜지스터의 게이트 영역 상부의 USG막과 상기 게이트 영역 상부를 제외한 영역의 USG막에 각각 개더링을 위한 이온 주입과 어닐링을 실시하는 단계에 의해 달성된다.
따라서, 본 발명의 피엠디막 형성 방법은 플라즈마 대미지가 없고 갭필 성능이 우수한 USG막을 증착한 후 개더링을 위한 이온주입을 실시함으로써 갭필 성능, 개더링 성능 및 트랜지스터의 전기적 특성을 향상시키는 효과가 있다.

公开(公告)号：KR1020050064032A

公开(公告)日：2005-06-29

申请号：KR1020030095301

申请日：2003-12-23

申请人： 에스케이하이닉스 주식회사

发明人： 유경동

IPC分类号： H01L21/265

CPC分类号： H01L21/02321 ,  H01L21/02252 ,  H01L21/02304 ,  H01L21/28247 ,  H01L21/31155 ,  H01L21/76801 ,  H01L21/76825 ,  H01L21/76829

摘要： A method of inhibiting degradation of a transistor gate oxide film by high density plasma is disclosed. After a gate electrode is formed, impurity is implanted on the surface of an oxide film, thereby changing surface characteristics of the oxide film to scatter ultraviolet rays which are factors of degradation of the gate insulating film. Accordingly, the ultraviolet rays are prevented from being permeated into a gate insulating oxide film.

公开(公告)号：KR1020000048410A

公开(公告)日：2000-07-25

申请号：KR1019990062475

申请日：1999-12-27

申请人： 닛본 덴끼 가부시끼가이샤

发明人： 우사미다쯔야

IPC分类号： H01L21/768

CPC分类号： H01L21/76804 ,  H01L21/02134 ,  H01L21/02304 ,  H01L21/02321 ,  H01L21/0234 ,  H01L21/02351 ,  H01L21/02362 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/3124 ,  H01L21/76801 ,  H01L21/76826 ,  H01L21/76832 ,  H01L21/76834

摘要： PURPOSE: A fabrication process of a semiconductor device is provided to prevent a bottom film from being etched during wet etching of a top film, without forming an etching stopper layer in a step of forming a contact hole in a multilayered interlayer dielectrics. CONSTITUTION: According to a fabrication process of a semiconductor device, a HSQ(Hydrogen Silisesquioxane) film(4) is formed on a silicon oxide layer(1). And a region(5) where boron is introduced is formed by irradiating B2H6 plasma onto the HSQ film. After forming a plasma TEOS film(6) on the region, a concave part(8) is formed by a chemical solution containing HF, and then the wet etching is stopped on the region where boron is introduced. Then, a contact hole(9) reaching an Al wire(2) is formed by dry etching the HSQ film revealed at the bottom of the concave part. Then, a multilayered wire structure is formed by filling the contact hole with the top wire material.

摘要翻译： 目的：提供半导体器件的制造工艺以防止在顶部膜的湿蚀刻期间底部膜被蚀刻，而在形成多层层间电介质中的接触孔的步骤中不形成蚀刻阻挡层。 构成：根据半导体器件的制造工艺，在氧化硅层（1）上形成HSQ（氢化硅烷倍半氧烷）膜（4）。 并且通过将B2H6等离子体照射到HSQ膜上而形成引入硼的区域（5）。 在该区域上形成等离子体TEOS膜（6）后，通过含有HF的化学溶液形成凹部（8），然后在引入硼的区域上停止湿式蚀刻。 然后，通过干蚀刻在凹部的底部露出的HSQ膜，形成到达Al线（2）的接触孔（9）。 然后，通过用顶部线材填充接触孔来形成多层线结构。

公开(公告)号：KR1020000043508A

公开(公告)日：2000-07-15

申请号：KR1019980059905

申请日：1998-12-29

申请人： 삼성전자주식회사

发明人： 오상근 ,  한성규 ,  황연상 ,  임동하 ,  김중기

IPC分类号： H01L21/027

CPC分类号： H01L21/31155 ,  H01L21/0274 ,  H01L21/31144 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/1052 ,  H01L27/10814 ,  H01L27/10852

摘要： PURPOSE: A method for fabricating a semiconductor device is provided to reduce a thickness of a photoresist layer and to realize a higher etch selectivity of the photoresist layer. CONSTITUTION: A fabricating process for a semiconductor device includes a step of forming a polysilicon layer(22) on a semiconductor substrate(20), a step of coating a photoresist layer on the polysilicon layer(22), a step of forming a photoresist pattern(28) from the photoresist layer, a step of curing the photoresist pattern(28), and etching the polysilicon layer(22) by employing the photoresist pattern(28) as an etch mask. In particular, the photoresist pattern(28) is carbonized before the curing step. The carbonization of the photoresist pattern(28) is carried out by an ion implantation process. Preferably, argon ion is implanted at a tilt angle. Since the carbonized photoresist pattern(28) has a higher etch resistance than ever, a thinner photoresist pattern is obtained.

摘要翻译： 目的：提供一种用于制造半导体器件的方法以减小光致抗蚀剂层的厚度并实现光致抗蚀剂层更高的蚀刻选择性。 构成：半导体器件的制造工艺包括在半导体衬底（20）上形成多晶硅层（22）的步骤，在多晶硅层（22）上涂覆光致抗蚀剂层的步骤，形成光刻胶图案 （28），通过使用光致抗蚀剂图案（28）作为蚀刻掩模来蚀刻光致抗蚀剂图案（28）并蚀刻多晶硅层（22）的步骤。 特别地，在固化步骤之前，将光致抗蚀剂图案（28）碳化。 光致抗蚀剂图案（28）的碳化通过离子注入工艺进行。 优选以倾斜角注入氩离子。 由于碳化光致抗蚀剂图案（28）具有比以往更高的蚀刻电阻，因此获得更薄的光致抗蚀剂图案。