公开(公告)号：TW492147B

公开(公告)日：2002-06-21

申请号：TW090121654

申请日：2001-08-31

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳筆聰 ,  李連忠 ,  章勳明 ,  古淑娥 ,  包天一 ,  黎麗萍

IPC: H01L

Abstract: 一種形成黏性強化層於銅層與蝕刻停止層間的方法，其至少包含下列步驟：形成一黏性強化層於一銅層之上，其中此銅層位於一半導體基底上，而此黏性強化層之形成方法包含以氮氣、氧氣、氮氣與烷基矽烷之混合氣體、或烷基矽烷為反應氣體，利用電漿增強式化學汽相沈積法沉積而得；形成一蝕刻停止層於此黏性強化層之上。

Abstract in simplified Chinese: 一种形成黏性强化层于铜层与蚀刻停止层间的方法，其至少包含下列步骤：形成一黏性强化层于一铜层之上，其中此铜层位于一半导体基底上，而此黏性强化层之形成方法包含以氮气、氧气、氮气与烷基硅烷之混合气体、或烷基硅烷为反应气体，利用等离子增强式化学汽相沉积法沉积而得；形成一蚀刻停止层于此黏性强化层之上。

公开(公告)号：TW559990B

公开(公告)日：2003-11-01

申请号：TW091120863

申请日：2002-09-12

Applicant: 台灣積體電路製造股份有限公司

Inventor： 包天一 ,  呂新賢 ,  黎麗萍 ,  柯忠祁 ,  宋金穎 ,  章勳明

IPC: H01L

Abstract: 一種低介電常數材料之保護層的形成方法，包括下列步驟：沈積一低介電常數材料於一半導體基底上而形成一介電層；以及施行一電漿處理程序，以形成一保護層，其中上述電漿處理程序可以碳氫氣體或是碳氫氣體與氫氣之混合氣體之電漿處理，或是上述處理後再加上一氫氣之電漿處理。

Abstract in simplified Chinese: 一种低介电常数材料之保护层的形成方法，包括下列步骤：沉积一低介电常数材料于一半导体基底上而形成一介电层；以及施行一等离子处理进程，以形成一保护层，其中上述等离子处理进程可以碳氢气体或是碳氢气体与氢气之混合气体之等离子处理，或是上述处理后再加上一氢气之等离子处理。

公开(公告)号：TWI326902B

公开(公告)日：2010-07-01

申请号：TW093111990

申请日：2004-04-29

Applicant: 台灣積體電路製造股份有限公司

Inventor： 章勳明 ,  柯忠祁 ,  包天一 ,  黎麗萍 ,  劉埃森

IPC: H01L

CPC classification number: H01L21/76835 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/0234 ,  H01L21/31633 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76826 ,  H01L21/76829

Abstract: 本發明提供一種形成金屬層間介電層的方法，首先，提供一半導體基底，於半導體基底上形成一化學氣相沉積之低介電常數介電層；然後，以氫氣對化學氣相沉積之低介電常數介電層表面進行處理以形成一改質表層。

Abstract in simplified Chinese: 本发明提供一种形成金属层间介电层的方法，首先，提供一半导体基底，于半导体基底上形成一化学气相沉积之低介电常数介电层；然后，以氢气对化学气相沉积之低介电常数介电层表面进行处理以形成一改质表层。

公开(公告)号：TW563186B

公开(公告)日：2003-11-21

申请号：TW091122129

申请日：2002-09-26

Applicant: 台灣積體電路製造股份有限公司

Inventor： 黎麗萍 ,  包天一 ,  章勳明

IPC: H01L

Abstract: 本發明揭示一種低介電常數材料之表面處理方法，包括下列步驟：沈積一低介電常數材料於一半導體基底上而形成一介電層；以及施行一氫氣之電漿處理程序，以降低介電層之介電常數。

Abstract in simplified Chinese: 本发明揭示一种低介电常数材料之表面处理方法，包括下列步骤：沉积一低介电常数材料于一半导体基底上而形成一介电层；以及施行一氢气之等离子处理进程，以降低介电层之介电常数。

公开(公告)号：TW480667B

公开(公告)日：2002-03-21

申请号：TW090113884

申请日：2001-06-07

Applicant: 台灣積體電路製造股份有限公司

Inventor： 施足 ,  盧永誠 ,  黎麗萍 ,  包天一 ,  柯忠祁

IPC: H01L

Abstract: 本發明為一種於半導體雙鑲嵌製程中避免一介層洞(Via)阻塞的方法，實施的步驟包括了：首先，提供一半導體底材，而半導體底材上具有一特定介電係數之一介電層。接著，沉積一氮氧化矽(SiON)層於特定介電係數之介電層上。再繼續形成一介層洞光阻層於氮氧化矽層上。跟著，蝕刻特定介電係數之介電層至露出底材為止，以形成一介層洞開口。繼續，移去介層洞光阻層。沉積一線氧化層(Linear Oxide)於氮氧化矽層表面上與介層洞表面上以作為一阻障層(Barrier Layer)。最後，除去氮氧化矽上的線氧化層至露出氮氧化矽層為止，藉以在半導體雙鑲嵌製程中避免一介層洞阻塞。

Abstract in simplified Chinese: 本发明为一种于半导体双镶嵌制程中避免一介层洞(Via)阻塞的方法，实施的步骤包括了：首先，提供一半导体底材，而半导体底材上具有一特定介电系数之一介电层。接着，沉积一氮氧化硅(SiON)层于特定介电系数之介电层上。再继续形成一介层洞光阻层于氮氧化硅层上。跟着，蚀刻特定介电系数之介电层至露出底材为止，以形成一介层洞开口。继续，移去介层洞光阻层。沉积一线氧化层(Linear Oxide)于氮氧化硅层表面上与介层洞表面上以作为一阻障层(Barrier Layer)。最后，除去氮氧化硅上的线氧化层至露出氮氧化硅层为止，借以在半导体双镶嵌制程中避免一介层洞阻塞。