公开(公告)号：TWI601207B

公开(公告)日：2017-10-01

申请号：TW105143685

申请日：2016-12-28

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 沈育仁 ,  SHEN, YU JEN ,  陳盈和 ,  CHEN, YING HO ,  盧永誠 ,  LU, YUNG CHENG

IPC: H01L21/3105 ,  H01L21/311 ,  H01L21/8234

CPC classification number: H01L21/823828 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/3065 ,  H01L21/31053 ,  H01L21/31116 ,  H01L21/823437 ,  H01L21/823456 ,  H01L22/26 ,  H01L29/66545

公开(公告)号：TWI578387B

公开(公告)日：2017-04-11

申请号：TW103146477

申请日：2014-12-31

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 劉文貴 ,  LIU, WEN KUEI ,  蔡騰群 ,  TSAI, TENG CHUN ,  林國楹 ,  LIN, KUO YIN ,  李勝男 ,  LEE, SHEN NAN ,  周有偉 ,  CHOU, YU WEI ,  連國成 ,  LIEN, KUO CHENG ,  林長生 ,  LIN, CHANG SHENG ,  洪志昌 ,  HUNG, CHIH CHANG ,  盧永誠 ,  LU, YUNG CHENG

IPC: H01L21/28 ,  H01L21/311

CPC classification number: H01L21/31055 ,  H01L21/02282 ,  H01L21/28123 ,  H01L21/3086 ,  H01L21/31058 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/32136 ,  H01L21/823821 ,  H01L21/845 ,  H01L29/0692 ,  H01L29/66545 ,  H01L29/66795

公开(公告)号：TWI321826B

公开(公告)日：2010-03-11

申请号：TW093110277

申请日：2004-04-13

Applicant: 台灣積體電路製造股份有限公司

Inventor： 吳振誠 ,  盧永誠 ,  章勳明

IPC: H01L

CPC classification number: H01L21/02126 ,  H01L21/02312 ,  H01L21/31051 ,  H01L21/31633 ,  H01L21/76829

Abstract: 本發明是有關於一種改良的積體電路結構，此結構包括鄰近的傳導性介電層，這些傳導性介電層具有一連續而平面的上表面。此積體電路結構係藉由一製程方法而產生，此製程方法包含以一矽烷化合物處理此表面，接著在此表面上沉積一蝕刻停止層，其中並沒有施加一黏著層到此表面上。

Abstract in simplified Chinese: 本发明是有关于一种改良的集成电路结构，此结构包括邻近的传导性介电层，这些传导性介电层具有一连续而平面的上表面。此集成电路结构系借由一制程方法而产生，此制程方法包含以一硅烷化合物处理此表面，接着在此表面上沉积一蚀刻停止层，其中并没有施加一黏着层到此表面上。

公开(公告)号：TWI650819B

公开(公告)日：2019-02-11

申请号：TW104106170

申请日：2015-02-26

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD.

Inventor： 蔡騰群 ,  TSAI, TENG CHUN ,  王立廷 ,  WANG, LI TING ,  陳德芳 ,  CHEN, DE FANG ,  林正堂 ,  LIN, CHENG TUNG ,  彭治棠 ,  PENG, CHIH TANG ,  王建勛 ,  WANG, CHIEN HSUN ,  陳炳宏 ,  CHEN, BING HUNG ,  林煥哲 ,  LIN, HUAN JUST ,  盧永誠 ,  LU, YUNG CHENG

IPC: H01L21/336 ,  H01L21/762 ,  H01L21/304

公开(公告)号：TW201605040A

公开(公告)日：2016-02-01

申请号：TW104112171

申请日：2015-04-16

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD.

Inventor： 彭治棠 ,  PENG, CHIH TANG ,  黃泰鈞 ,  HUANG, TAI CHUN ,  蔡騰群 ,  TSAI, TENG CHUN ,  林正堂 ,  LIN, CHENG TUNG ,  陳德芳 ,  CHEN, DE FANG ,  王立廷 ,  WANG, LI TING ,  王建勛 ,  WANG, CHIEN HSUN ,  林煥哲 ,  LIN, HUAN JUST ,  盧永誠 ,  LU, YUNG CHENG ,  李資良 ,  LEE, TZE LIANG

IPC: H01L29/66 ,  H01L29/78

CPC classification number: H01L29/42392 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02126 ,  H01L21/02167 ,  H01L21/0217 ,  H01L23/291 ,  H01L23/3171 ,  H01L23/564 ,  H01L27/088 ,  H01L29/0676 ,  H01L29/42356 ,  H01L29/66272 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L29/7889 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根據一示範實施例，本發明提供一種形成一具有至少二阻障層之垂直結構的方法。該方法包括以下步驟：提供一基板；提供一基板上之垂直結構；提供一位於垂直結構之一源極、一通道、與一汲極上之第一阻障層；和提供一位於垂直結構之一閘極與一汲極上之第二阻障層。

Abstract in simplified Chinese: 根据一示范实施例，本发明提供一种形成一具有至少二阻障层之垂直结构的方法。该方法包括以下步骤：提供一基板；提供一基板上之垂直结构；提供一位于垂直结构之一源极、一信道、与一汲极上之第一阻障层；和提供一位于垂直结构之一闸极与一汲极上之第二阻障层。

公开(公告)号：TWI348203B

公开(公告)日：2011-09-01

申请号：TW096112047

申请日：2007-04-04

Applicant: 台灣積體電路製造股份有限公司

Inventor： 余振華 ,  葉名世 ,  林志賢 ,  盧永誠 ,  張惠林

IPC: H01L

CPC classification number: H01L21/76849 ,  H01L21/02074 ,  H01L21/3105 ,  H01L21/76826

Abstract: 本發明係提供一種積體電路的製作方法。上述積體電路的製作方法，包含提供一半導體基底。接著，形成一金屬化層於上述半導體基底上方，其中金屬化層包含一金屬圖案，其位於一低介電常數的介電層之中，且上述金屬圖案從低介電常數之介電層的一頂部表面延伸至低介電常數之介電層之中。之後，對該低介電常數之介電層進行一加工處理，以形成一親水性的頂部表面。接著，在一溶液中，電鍍一覆蓋層於上述金屬圖案上。

Abstract in simplified Chinese: 本发明系提供一种集成电路的制作方法。上述集成电路的制作方法，包含提供一半导体基底。接着，形成一金属化层于上述半导体基底上方，其中金属化层包含一金属图案，其位于一低介电常数的介电层之中，且上述金属图案从低介电常数之介电层的一顶部表面延伸至低介电常数之介电层之中。之后，对该低介电常数之介电层进行一加工处理，以形成一亲水性的顶部表面。接着，在一溶液中，电镀一覆盖层于上述金属图案上。

公开(公告)号：TWI324373B

公开(公告)日：2010-05-01

申请号：TW092114949

申请日：2003-06-02

Applicant: 台灣積體電路製造股份有限公司

Inventor： 葉震南 ,  盧永誠

IPC: H01L

Abstract: 本發明係提供一種半導體製造方法，係用以製造一雙嵌刻開口於一基材上所形成的介電層內。第一介電層和一抗反射介電層依序形成於基材上。接著，形成一介層窗於抗反射介電層和第一介電層內。一第二介電層形成於抗反射介電層上，並且封閉住介層窗開口，使得於介層窗開口較低的部位形成一中空洞。一圖案化光阻層接著形成於第二介電層上，並曝露出位於介層窗開口上方的第二介電層之上表面。最後，移除曝露出的第二介電層以及其下的抗反射介電層和部分第一介電層，以形成雙嵌刻開口。 A semiconductor fabricating method is provided in the present invention. The method is adapted for fabricating a dual damascene opening in dielectric layers, which are formed on a substrate. A first dielectric layer is formed on the substrate. An anti-reflection layer is formed on the first dielectric layer and a via is formed sequentially in the anti-reflection layer and the first dielectric layer. A second dielectric layer is formed on the anti-reflection layer and covers an opening of the via. The via is sealed and a hole is formed at the lower portion of the via. A patterned photo-resist layer is formed on the second dielectric layer and exposes the surface of the second dielectric layer upon the via. Finally, the exposed second dielectric layer and portion of the first dielectric layer thereunder are removed and the dual damascene opening is formed. 【創作特點】 本發明的主要目的在於提供一種避免因光阻與介電層有直接接觸所導致的較差的曝光、顯影效果而殘留的光阻。
本發明的另一目的在於提供一種避免去除光阻過程而導致提高介電層之介電係數。
本發明的另一目的在於提供一種避免光阻殘留於介層窗的角落之中。
依據上述的目的，本發明提供一種半導體製造方法，係用以製造一雙嵌刻(dual damascene)開口於一層介電層內，並且此介電層係形成於基材上。本發明所揭露的方法，首先，將一第一介電層形成於前述基材上。接著，一抗反射介電層形成於前述第一介電層上。接著，形成一介層窗(via)於抗反射介電層和第一介電層內。接著，第二介電層形成於抗反射介電層，並且第二介電層封閉住介層窗開口。此介層窗係被封閉並且於該介層窗內形成一中空洞。接著，形成一圖案化光阻層於第二介電層上，並且圖案化光阻層並未遮掩住封閉介層窗開口的第二介電層上表面。最後，移除未遮掩住的第二介電層以及其下的抗反射介電層和第一介電層，以形成雙嵌刻開口。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

Abstract in simplified Chinese: 本发明系提供一种半导体制造方法，系用以制造一双嵌刻开口于一基材上所形成的介电层内。第一介电层和一抗反射介电层依序形成于基材上。接着，形成一介层窗于抗反射介电层和第一介电层内。一第二介电层形成于抗反射介电层上，并且封闭住介层窗开口，使得于介层窗开口较低的部位形成一中空洞。一图案化光阻层接着形成于第二介电层上，并曝露出位于介层窗开口上方的第二介电层之上表面。最后，移除曝露出的第二介电层以及其下的抗反射介电层和部分第一介电层，以形成双嵌刻开口。 A semiconductor fabricating method is provided in the present invention. The method is adapted for fabricating a dual damascene opening in dielectric layers, which are formed on a substrate. A first dielectric layer is formed on the substrate. An anti-reflection layer is formed on the first dielectric layer and a via is formed sequentially in the anti-reflection layer and the first dielectric layer. A second dielectric layer is formed on the anti-reflection layer and covers an opening of the via. The via is sealed and a hole is formed at the lower portion of the via. A patterned photo-resist layer is formed on the second dielectric layer and exposes the surface of the second dielectric layer upon the via. Finally, the exposed second dielectric layer and portion of the first dielectric layer thereunder are removed and the dual damascene opening is formed. 【创作特点】 本发明的主要目的在于提供一种避免因光阻与介电层有直接接触所导致的较差的曝光、显影效果而残留的光阻。 本发明的另一目的在于提供一种避免去除光阻过程而导致提高介电层之介电系数。 本发明的另一目的在于提供一种避免光阻残留于介层窗的角落之中。 依据上述的目的，本发明提供一种半导体制造方法，系用以制造一双嵌刻(dual damascene)开口于一层介电层内，并且此介电层系形成于基材上。本发明所揭露的方法，首先，将一第一介电层形成于前述基材上。接着，一抗反射介电层形成于前述第一介电层上。接着，形成一介层窗(via)于抗反射介电层和第一介电层内。接着，第二介电层形成于抗反射介电层，并且第二介电层封闭住介层窗开口。此介层窗系被封闭并且于该介层窗内形成一中空洞。接着，形成一图案化光阻层于第二介电层上，并且图案化光阻层并未遮掩住封闭介层窗开口的第二介电层上表面。最后，移除未遮掩住的第二介电层以及其下的抗反射介电层和第一介电层，以形成双嵌刻开口。 关于本发明之优点与精神可以借由以下的发明详述及所附图式得到进一步的了解。

公开(公告)号：TWI319217B

公开(公告)日：2010-01-01

申请号：TW094142315

申请日：2005-12-01

Applicant: 台灣積體電路製造股份有限公司

Inventor： 盧永誠 ,  蔡明興

IPC: H01L

CPC classification number: H01L21/76801 ,  H01L21/76807 ,  H01L21/76829 ,  H01L21/76835 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本發明係關於一種內連結構及其製造方法，上述內連結構包括：一基底，其內設置有一導電構件；一複合低介電常數介電層，位於該基底上，其內設置有至少一應力調和層；以及一導電物，位於該複合低介電常數介電層內，通過該應力調和層並電性連結於該導電構件。本發明亦關於一種雙鑲嵌結構。 An interconnect structure comprises a substrate a conductive member therein. A composite low－k dielectric layer interposed with at least one stress－harmonizing layer therein overlies the substrate. A conductive feature in the composite low－k layer dielectric layer passes through the at least one stress－harmonizing layer to electrically connect the conductive member. A method for fabricating the interconnect structure and a dual damascene structure are also provided. 【創作特點】 有鑑於此，本發明的主要目的就是提供一種內連結構，於其內應用之低介電常數介電層中設置有應力調和層，因而形成了適用於形成內連結構之具有調和應力之複合低介電常數層。
依據一實施例，本發明提供了一種內連結構，包括：一基底，其內設置有一導電構件；一複合低介電常數介電層，位於該基底上，其內設置有至少一應力調和層；以及一導電物，位於該複合低介電常數介電層內，通過該應力調和層並電性連結於該導電構件。
依據另一實施例，本發明提供了一種雙鑲嵌結構，包括：一基底，其內設置有一導電構件；一複合低介電常數介電層，位於該基底上，其內設置有至少一應力調和層；以及一導電物，位於該複合低介電常數介電層內，通過該應力調和層並電性連結於該導電構件，該導電物包括一下方之導電介層物以及堆疊於該導電介層物上之一上方之導線。
依據另一實施例，本發明提供了一種內連結構之製造方法，包括下列步驟：提供一基底，其內設置有一導電構件；形成一複合低介電常數介電層於該基底上，其內設置有至少一應力調和層；於該複合低介電常數介電層內形成一開口，該開口通過該應力調和層並露出該導電構件之一部；以及於該開口內填入導電材料，形成電性連結於該導電構件之一導電物。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：

Abstract in simplified Chinese: 本发明系关于一种内链接构及其制造方法，上述内链接构包括：一基底，其内设置有一导电构件；一复合低介电常数介电层，位于该基底上，其内设置有至少一应力调和层；以及一导电物，位于该复合低介电常数介电层内，通过该应力调和层并电性链接于该导电构件。本发明亦关于一种双镶嵌结构。 An interconnect structure comprises a substrate a conductive member therein. A composite low－k dielectric layer interposed with at least one stress－harmonizing layer therein overlies the substrate. A conductive feature in the composite low－k layer dielectric layer passes through the at least one stress－harmonizing layer to electrically connect the conductive member. A method for fabricating the interconnect structure and a dual damascene structure are also provided. 【创作特点】 有鉴于此，本发明的主要目的就是提供一种内链接构，于其内应用之低介电常数介电层中设置有应力调和层，因而形成了适用于形成内链接构之具有调和应力之复合低介电常数层。 依据一实施例，本发明提供了一种内链接构，包括：一基底，其内设置有一导电构件；一复合低介电常数介电层，位于该基底上，其内设置有至少一应力调和层；以及一导电物，位于该复合低介电常数介电层内，通过该应力调和层并电性链接于该导电构件。 依据另一实施例，本发明提供了一种双镶嵌结构，包括：一基底，其内设置有一导电构件；一复合低介电常数介电层，位于该基底上，其内设置有至少一应力调和层；以及一导电物，位于该复合低介电常数介电层内，通过该应力调和层并电性链接于该导电构件，该导电物包括一下方之导电介层物以及堆栈于该导电介层物上之一上方之导线。 依据另一实施例，本发明提供了一种内链接构之制造方法，包括下列步骤：提供一基底，其内设置有一导电构件；形成一复合低介电常数介电层于该基底上，其内设置有至少一应力调和层；于该复合低介电常数介电层内形成一开口，该开口通过该应力调和层并露出该导电构件之一部；以及于该开口内填入导电材料，形成电性链接于该导电构件之一导电物。 为了让本发明之上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图标，作详细说明如下：

公开(公告)号：TWI610758B

公开(公告)日：2018-01-11

申请号：TW103146018

申请日：2014-12-29

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 李勝男 ,  LEE, SHEN NAN ,  蔡騰群 ,  TSAI, TENG CHUN ,  盧永誠 ,  LU, YUNG CHENG

IPC: B24B37/005 ,  B24B37/34 ,  H01L21/304

CPC classification number: B24B1/04 ,  B24B37/005 ,  B24B37/04 ,  B24B37/044 ,  B24B37/11 ,  B24B37/30 ,  H01L21/02024 ,  H01L21/32115 ,  H01L21/3212 ,  H01L21/67115 ,  H01L21/67219 ,  H01L21/7684

公开(公告)号：TW201801181A

公开(公告)日：2018-01-01

申请号：TW105139837

申请日：2016-12-02

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 蔡騰群 ,  TSAI, TENG CHUN ,  盧永誠 ,  LU, YUNG CHENG ,  陳盈淙 ,  CHEN, YING TSUNG ,  包天一 ,  BAO, TIEN I

IPC: H01L21/31

CPC classification number: H01L21/0337 ,  H01L21/02115 ,  H01L21/02282 ,  H01L21/0273 ,  H01L21/0274 ,  H01L21/0332 ,  H01L21/31051 ,  H01L21/31053 ,  H01L21/31111

Abstract: 一種半導體裝置之形成方法，包括形成第一絕緣層於基板上，第一絕緣層具有非平坦(non-planar)之頂表面，且第一絕緣層具有第一蝕刻速率。上述方法亦包括形成第二絕緣層於第一絕緣層上，第二絕緣層具有非平坦之頂表面，且第二絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於上述第一蝕刻速率。上述方法亦包括研磨第二絕緣層以移除部分之第二絕緣層，以及非選擇性地凹蝕第一絕緣層及第二絕緣層。

Abstract in simplified Chinese: 一种半导体设备之形成方法，包括形成第一绝缘层于基板上，第一绝缘层具有非平坦(non-planar)之顶表面，且第一绝缘层具有第一蚀刻速率。上述方法亦包括形成第二绝缘层于第一绝缘层上，第二绝缘层具有非平坦之顶表面，且第二绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于上述第一蚀刻速率。上述方法亦包括研磨第二绝缘层以移除部分之第二绝缘层，以及非选择性地凹蚀第一绝缘层及第二绝缘层。