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1.发明专利具閘極間隙壁之金氧半元件及其製造方法 METHOD FOR FABRICATING MOS TRANSISTOR HAVING GATE SIDE-WALL SPACER THEREON 失效具闸极间隙壁之金氧半组件及其制造方法 METHOD FOR FABRICATING MOS TRANSISTOR HAVING GATE SIDE-WALL SPACER THEREON
公开(公告)号：TWI222175B
公开(公告)日：2004-10-11
申请号：TW092118680
申请日：2003-07-09
Inventor： 陳燕銘 CHEN, YEN MING , 吳林峻 WU, LIN JUN
IPC: H01L
Abstract: 本發明提供一種具閘極間隙壁之金氧半元件的製造方法。上述金氧半元件的製造方法包括提供一半導體基底，其上具有一閘極結構。接著，以閘極結構為罩幕，植入離子進入半導體基底內，以形成一輕摻雜汲極區域。利用一批次爐管於半導體基底上形成一第一間隙壁，以覆蓋閘極結構的上方及側壁。並利用一單晶圓處理腔體於第一氧化層上形成一第二間隙壁。然後，以非等向性蝕刻第二間隙壁以及第一間隙壁，以形成一閘極間隙壁。以及以閘極結構及閘極隙壁為罩幕，植入離子進入半導體基底內，以形成一源極/汲極區域。
Abstract in simplified Chinese: 本发明提供一种具闸极间隙壁之金氧半组件的制造方法。上述金氧半组件的制造方法包括提供一半导体基底，其上具有一闸极结构。接着，以闸极结构为罩幕，植入离子进入半导体基底内，以形成一轻掺杂汲极区域。利用一批次炉管于半导体基底上形成一第一间隙壁，以覆盖闸极结构的上方及侧壁。并利用一单晶圆处理腔体于第一氧化层上形成一第二间隙壁。然后，以非等向性蚀刻第二间隙壁以及第一间隙壁，以形成一闸极间隙壁。以及以闸极结构及闸极隙壁为罩幕，植入离子进入半导体基底内，以形成一源极/汲极区域。
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Patent Agency Ranking2.发明专利具閘極間隙壁之金氧半元件及其製造方法 METHOD FOR FABRICATING MOS TRANSISTOR HAVING GATE SIDE-WALL SPACER THEREON 失效具闸极间隙壁之金氧半组件及其制造方法 METHOD FOR FABRICATING MOS TRANSISTOR HAVING GATE SIDE-WALL SPACER THEREON
公开(公告)号：TW200503171A
公开(公告)日：2005-01-16
申请号：TW092118680
申请日：2003-07-09
Inventor： 陳燕銘 CHEN, YEN MING , 吳林峻 WU, LIN JUN
IPC: H01L
Abstract: 本發明提供一種具閘極間隙壁之金氧半元件的製造方法。上述金氧半元件的製造方法包括提供一半導體基底，其上具有一閘極結構。接著，以閘極結構為罩幕，植入離子進入半導體基底內，以形成一輕摻雜汲極區域。利用一批次爐管於半導體基底上形成一第一間隙壁，以覆蓋閘極結構的上方及側壁。並利用一單晶圓處理腔體於第一氧化層上形成一第二間隙壁。然後，以非等向性蝕刻第二間隙壁以及第一間隙壁，以形成一閘極間隙壁。以及以閘極結構及閘極隙壁為罩幕，植入離子進入半導體基底內，以形成一源極／汲極區域。
Abstract in simplified Chinese: 本发明提供一种具闸极间隙壁之金氧半组件的制造方法。上述金氧半组件的制造方法包括提供一半导体基底，其上具有一闸极结构。接着，以闸极结构为罩幕，植入离子进入半导体基底内，以形成一轻掺杂汲极区域。利用一批次炉管于半导体基底上形成一第一间隙壁，以覆盖闸极结构的上方及侧壁。并利用一单晶圆处理腔体于第一氧化层上形成一第二间隙壁。然后，以非等向性蚀刻第二间隙壁以及第一间隙壁，以形成一闸极间隙壁。以及以闸极结构及闸极隙壁为罩幕，植入离子进入半导体基底内，以形成一源极／汲极区域。
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3.发明专利半導體元件中隔離結構的製造方法 METHOD FOR MANUFACTURING ISOLATION STRUCTURES IN A SEMICONDUCTOR DEVICE 有权半导体组件中隔离结构的制造方法 METHOD FOR MANUFACTURING ISOLATION STRUCTURES IN A SEMICONDUCTOR DEVICE
公开(公告)号：TWI269382B
公开(公告)日：2006-12-21
申请号：TW094117657
申请日：2005-05-30
Inventor： 曹昌勝 TSAO, CHANG-SHENG , 高榮輝 KAO, JUNG-HUI , 陳燕銘 CHEN, YEN MING , 吳林峻 WU, LIN-JUNE
IPC: H01L
CPC classification number: C09G1/02 , C09K3/1409 , C09K3/1463 , H01L21/31053 , H01L21/76243
Abstract: 本發明為提供一種包含一帶有一表面之基底之製造半導體元件中隔離結構的方法。植入複數個離子於該基底表面下方，再對基底進行退火處理，以形成一離子層於該基底表面下方。可形成一隔離結構於該基底，其自基底表面延伸大約0.1至5微米一離子層的深度。
Abstract in simplified Chinese: 本发明为提供一种包含一带有一表面之基底之制造半导体组件中隔离结构的方法。植入复数个离子于该基底表面下方，再对基底进行退火处理，以形成一离子层于该基底表面下方。可形成一隔离结构于该基底，其自基底表面延伸大约0.1至5微米一离子层的深度。
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4.发明专利深次微米製程之多晶矽預摻雜 METHOD FOR IMPLEMENTING POLY PRE-DOPING IN DEEP SUB-MICRON PROCESS 有权深次微米制程之多晶硅预掺杂 METHOD FOR IMPLEMENTING POLY PRE-DOPING IN DEEP SUB-MICRON PROCESS
公开(公告)号：TWI251281B
公开(公告)日：2006-03-11
申请号：TW093137223
申请日：2004-12-02
Inventor： 曹昌勝 TSAO, CHANGSHENG , 陳漪航 CHEN, YIHANG , 高榮輝 KAO, JUNGHUI , 陳燕銘 CHEN, YEN MING , 陳步芳 CHEN, PU FAN , 吳林峻 WU, LINJUNE
IPC: H01L
CPC classification number: H01L21/28035 , H01L21/265 , H01L21/324 , H01L29/78
Abstract: 一種在半導體元件製造過程中降低摻質污染的方法。此方法包含摻雜第一層，例如是一多晶矽層。於回火製程中伴隨著氣體的注入，氣體可以是氮氣、氧氣、其混合氣體或類似氣體。氣體造成一覆蓋層形成於第一層之上，以預防或降低摻質向外擴散與污染製程反應室。在一較佳實施例中，氣體在回火製程之上升階段時被注入。而覆蓋層則於蝕刻第一層前去除。
Abstract in simplified Chinese: 一种在半导体组件制造过程中降低掺质污染的方法。此方法包含掺杂第一层，例如是一多晶硅层。于回火制程中伴随着气体的注入，气体可以是氮气、氧气、其混合气体或类似气体。气体造成一覆盖层形成于第一层之上，以预防或降低掺质向外扩散与污染制程反应室。在一较佳实施例中，气体在回火制程之上升阶段时被注入。而覆盖层则于蚀刻第一层前去除。
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公开(公告)号：TWI247369B
公开(公告)日：2006-01-11
申请号：TW089116304
申请日：2000-08-11
Inventor： 林國偉 LIN, KUO WEI , 陳燕銘 CHEN, YEN MING , 范富傑 , 朱政宇 , 彭秋憲 PENG, CHIOU SHIAN , 范揚通 , 林士禎
IPC: H01L
CPC classification number: H01L2224/11 , H01L2924/00012
Abstract: 本發明包含沈積護層於金屬墊之上，接著，蝕刻護層以暴露出金屬墊，再沈積阻障層與一利於銅材質電鍍的銅種子層於蝕刻後之護層及暴露金屬墊之上，之後，利用微影製程形成具有開口之光阻圖案於銅種子層之上。以電鍍法形成銅於銅種子層之上，再以電鍍法在電鍍銅層表面形成鎳層。塗佈錫膏於光阻圖案之上，接著利用刮刀刮動錫膏將錫膏刮入光阻圖案之開口中，去除光阻圖案形成錫凸塊。以錫凸塊做為蝕刻罩幕，將被暴露出之鎳層及電鍍銅層蝕刻。之後，以熱流將錫凸塊形成球狀結構完成錫球之製作。
Abstract in simplified Chinese: 本发明包含沉积护层于金属垫之上，接着，蚀刻护层以暴露出金属垫，再沉积阻障层与一利于铜材质电镀的铜种子层于蚀刻后之护层及暴露金属垫之上，之后，利用微影制程形成具有开口之光阻图案于铜种子层之上。以电镀法形成铜于铜种子层之上，再以电镀法在电镀铜层表面形成镍层。涂布锡膏于光阻图案之上，接着利用刮刀刮动锡膏将锡膏刮入光阻图案之开口中，去除光阻图案形成锡凸块。以锡凸块做为蚀刻罩幕，将被暴露出之镍层及电镀铜层蚀刻。之后，以热流将锡凸块形成球状结构完成锡球之制作。
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6.发明专利半導體元件中隔離結構的製造方法 METHOD FOR MANUFACTURING ISOLATION STRUCTURES IN A SEMICONDUCTOR DEVICE 审中-公开半导体组件中隔离结构的制造方法 METHOD FOR MANUFACTURING ISOLATION STRUCTURES IN A SEMICONDUCTOR DEVICE
公开(公告)号：TW200540986A
公开(公告)日：2005-12-16
申请号：TW094117657
申请日：2005-05-30
Inventor： 曹昌勝 TSAO, CHANGSHENG , 高榮輝 KAO, JUNGHUI , 陳燕銘 CHEN, YEN MING , 吳林峻 WU, LINJUNE
IPC: H01L
CPC classification number: C09G1/02 , C09K3/1409 , C09K3/1463 , H01L21/31053 , H01L21/76243
Abstract: 本發明為提供一種包含一帶有一表面之基底之製造半導體元件中隔離結構的方法。植入複數個離子於該基底表面下方，再對基底進行退火處理，以形成一離子層於該基底表面下方。可形成一隔離結構於該基底，其自基底表面延伸大約0.1至5微米一離子層的深度。
Abstract in simplified Chinese: 本发明为提供一种包含一带有一表面之基底之制造半导体组件中隔离结构的方法。植入复数个离子于该基底表面下方，再对基底进行退火处理，以形成一离子层于该基底表面下方。可形成一隔离结构于该基底，其自基底表面延伸大约0.1至5微米一离子层的深度。
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