零件內建基板及零件內建基板的製造方法
    2.
    发明专利
    零件內建基板及零件內建基板的製造方法 审中-公开
    零件内置基板及零件内置基板的制造方法

    公开(公告)号:TW201725946A

    公开(公告)日:2017-07-16

    申请号:TW105137089

    申请日:2016-11-14

    IPC分类号: H05K1/18 H05K1/11 H05K3/32

    摘要: 本發明提供一種零件內建基板及零件內建基板的製造方法,該零件內建基板係具有:絕緣層(5),其包含絕緣樹脂材料;IC零件(4),其在第一表面具備第一銅端子(4b)、以及在與前述第一表面為相反側的第二表面具備第二銅端子(4d),並且埋設於前述絕緣層內;第一外層配線圖案(23),其形成於前述絕緣層的第一表面;第二外層配線圖案(24),其形成於與前述絕緣層的第一表面為相反側的第二表面;第一銅連接部(15),用以電性連接前述第一銅端子和前述第一外層配線圖案;以及第二銅連接部(17),用以電性連接前述第二銅端子和前述第二外層配線圖案;前述第一銅端子與前述第一銅連接部的連接面係沿著前述第一銅端子的表面形狀而配置,前述第二銅端子與前述第二銅連接部的連接面係沿著前述第二銅端子的表面形狀而配置。

    简体摘要: 本发明提供一种零件内置基板及零件内置基板的制造方法,该零件内置基板系具有:绝缘层(5),其包含绝缘树脂材料;IC零件(4),其在第一表面具备第一铜端子(4b)、以及在与前述第一表面为相反侧的第二表面具备第二铜端子(4d),并且埋设于前述绝缘层内;第一外层配线图案(23),其形成于前述绝缘层的第一表面;第二外层配线图案(24),其形成于与前述绝缘层的第一表面为相反侧的第二表面;第一铜连接部(15),用以电性连接前述第一铜端子和前述第一外层配线图案;以及第二铜连接部(17),用以电性连接前述第二铜端子和前述第二外层配线图案;前述第一铜端子与前述第一铜连接部的连接面系沿着前述第一铜端子的表面形状而配置,前述第二铜端子与前述第二铜连接部的连接面系沿着前述第二铜端子的表面形状而配置。

    內藏元件之基板及內藏元件之基板的製造方法
    6.
    发明专利
    內藏元件之基板及內藏元件之基板的製造方法 审中-公开
    内藏组件之基板及内藏组件之基板的制造方法

    公开(公告)号:TW201216794A

    公开(公告)日:2012-04-16

    申请号:TW100129329

    申请日:2011-08-17

    IPC分类号: H05K

    摘要: 本發明包括樹脂製之絕緣基材(11)、埋設於該絕緣基材(11)的電子內藏元件(8)及虛擬內藏元件(7)、透過上述內藏元件(8)及虛擬內藏元件(7)與連接層(6)作直接或間接連接且至少形成於上述絕緣基材(11)之單面的導體圖樣(18)、形成於上述虛擬內藏元件(7)之表面且作為形成上述導體圖樣(18)時之基準的遮罩(10)。藉此,可提高內藏元件(8)和導體圖樣(18)的相對位置精度。

    简体摘要: 本发明包括树脂制之绝缘基材(11)、埋设于该绝缘基材(11)的电子内藏组件(8)及虚拟内藏组件(7)、透过上述内藏组件(8)及虚拟内藏组件(7)与连接层(6)作直接或间接连接且至少形成于上述绝缘基材(11)之单面的导体图样(18)、形成于上述虚拟内藏组件(7)之表面且作为形成上述导体图样(18)时之基准的遮罩(10)。借此,可提高内藏组件(8)和导体图样(18)的相对位置精度。

    內藏元件之基板
    7.
    发明专利
    內藏元件之基板 失效
    内藏组件之基板

    公开(公告)号:TW201216793A

    公开(公告)日:2012-04-16

    申请号:TW100129324

    申请日:2011-08-17

    IPC分类号: H05K

    CPC分类号: H05K1/188 H05K1/111

    摘要: 本發明包括形成板狀的樹脂製之絕緣基材(2)、複數個埋設於該絕緣基材(2)之電子元件(3)、該元件(3)透過接合材料(6)封裝於其中一面(4a)且上述其中一面(4a)及周側面被上述絕緣基材(2)覆蓋的板狀之導電墊片(4)、形成於該導電墊片(4)之另一面(4b)且形成於上述另一面(4b)之外緣以內的導體圖樣(7)。藉此,可提高元件(3)之封裝密度。

    简体摘要: 本发明包括形成板状的树脂制之绝缘基材(2)、复数个埋设于该绝缘基材(2)之电子组件(3)、该组件(3)透过接合材料(6)封装于其中一面(4a)且上述其中一面(4a)及周侧面被上述绝缘基材(2)覆盖的板状之导电垫片(4)、形成于该导电垫片(4)之另一面(4b)且形成于上述另一面(4b)之外缘以内的导体图样(7)。借此,可提高组件(3)之封装密度。