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公开(公告)号：TWI697055B
公开(公告)日：2020-06-21
申请号：TW108113080
申请日：2010-10-08
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 小山潤 , KOYAMA, JUN , 三宅博之 , MIYAKE, HIROYUKI , 高橋圭 , TAKAHASHI, KEI , 豐高耕平 , TOYOTAKA, KOUHEI , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI , 桑原秀明 , KUWABARA, HIDEAKI
IPC: H01L21/336 , H01L29/786
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公开(公告)号：TWI649882B
公开(公告)日：2019-02-01
申请号：TW106136959
申请日：2010-10-20
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 三宅博之 , MIYAKE, HIROYUKI , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: H01L29/786 , H02M3/07
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公开(公告)号：TWI633377B
公开(公告)日：2018-08-21
申请号：TW106114988
申请日：2010-10-05
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 荒澤亮 , ARASAWA, RYO , 小山潤 , KOYAMA, JUN , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: G02F1/1343 , G02F1/1368 , H01L29/786 , G09G3/36
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公开(公告)号：TWI664680B
公开(公告)日：2019-07-01
申请号：TW106103969
申请日：2010-10-08
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 小山潤 , KOYAMA, JUN , 三宅博之 , MIYAKE, HIROYUKI , 高橋圭 , TAKAHASHI, KEI , 豐高耕平 , TOYOTAKA, KOUHEI , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI , 桑原秀明 , KUWABARA, HIDEAKI
IPC: H01L21/336 , H01L29/786
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公开(公告)号：TW201921328A
公开(公告)日：2019-06-01
申请号：TW107145967
申请日：2010-10-13
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 小山潤 , KOYAMA, JUN , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: G09G3/20 , H01L29/786
Abstract: 降低電晶體的漏電流，使得邏輯電路的故障可受抑制。該邏輯電路包括電晶體，其包括氧化物半導體層，該氧化物半導體層具有通道形成層之功能且在其中截止電流為每微米通道寬度1×10-13A。將作為輸入訊號之第一訊號、第二訊號、以及係時脈訊號的第三訊號輸入。將作為輸出訊號之彼等的電壓狀態係依據已輸入之該等第一至第三訊號設定的第四及第五訊號輸出。
Abstract in simplified Chinese: 降低晶体管的漏电流，使得逻辑电路的故障可受抑制。该逻辑电路包括晶体管，其包括氧化物半导体层，该氧化物半导体层具有信道形成层之功能且在其中截止电流为每微米信道宽度1×10-13A。将作为输入信号之第一信号、第二信号、以及系时脉信号的第三信号输入。将作为输出信号之彼等的电压状态系依据已输入之该等第一至第三信号设置的第四及第五信号输出。
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Patent Agency Ranking
公开(公告)号：TW201818385A
公开(公告)日：2018-05-16
申请号：TW107102090
申请日：2010-10-13
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 小山潤 , KOYAMA, JUN , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: G09G3/20 , H01L29/786
Abstract: 降低電晶體的漏電流，使得邏輯電路的故障可受抑制。該邏輯電路包括電晶體，其包括氧化物半導體層，該氧化物半導體層具有通道形成層之功能且在其中截止電流為每微米通道寬度1×10-13A。將作為輸入訊號之第一訊號、第二訊號、以及係時脈訊號的第三訊號輸入。將作為輸出訊號之彼等的電壓狀態係依據已輸入之該等第一至第三訊號設定的第四及第五訊號輸出。
Abstract in simplified Chinese: 降低晶体管的漏电流，使得逻辑电路的故障可受抑制。该逻辑电路包括晶体管，其包括氧化物半导体层，该氧化物半导体层具有信道形成层之功能且在其中截止电流为每微米信道宽度1×10-13A。将作为输入信号之第一信号、第二信号、以及系时脉信号的第三信号输入。将作为输出信号之彼等的电压状态系依据已输入之该等第一至第三信号设置的第四及第五信号输出。
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公开(公告)号：TW201810687A
公开(公告)日：2018-03-16
申请号：TW106136959
申请日：2010-10-20
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 三宅博之 , MIYAKE, HIROYUKI , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: H01L29/786 , H02M3/07
CPC classification number: H01L29/78696 , H01L21/84 , H01L27/105 , H01L27/1225 , H01L27/124 , H01L27/1255 , H01L29/24 , H01L29/66969 , H01L29/7869 , H02M3/073 , H02M3/158
Abstract: 一電晶體包括一閘極、一源極、及一汲極，閘極係電連接至源極或汲極，一第一信號被輸入至源極與汲極之一，且一氧化物半導體層(其載子濃度為5×1014/cm3或更小)被用於一通道形成層。一電容包括一第一電極及一第二電極，該第一電極係電連接至該電晶體之源極與汲極之另一，且一第二信號(其為時脈信號)被輸入至第二電極。第一信號之電壓被升壓或降壓以獲得一第三信號，其係透過該電晶體之源極與汲極之另一而被輸出為一輸出信號。
Abstract in simplified Chinese: 一晶体管包括一闸极、一源极、及一汲极，闸极系电连接至源极或汲极，一第一信号被输入至源极与汲极之一，且一氧化物半导体层(其载子浓度为5×1014/cm3或更小)被用于一信道形成层。一电容包括一第一电极及一第二电极，该第一电极系电连接至该晶体管之源极与汲极之另一，且一第二信号(其为时脉信号)被输入至第二电极。第一信号之电压被升压或降压以获得一第三信号，其系透过该晶体管之源极与汲极之另一而被输出为一输出信号。
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公开(公告)号：TWI699741B
公开(公告)日：2020-07-21
申请号：TW107145967
申请日：2010-10-13
Inventor： 山崎舜平 , YAMAZAKI, SHUNPEI , 小山潤 , KOYAMA, JUN , 津吹將志 , TSUBUKU, MASASHI , 野田耕生 , NODA, KOSEI
IPC: G09G3/20 , H01L29/786
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公开(公告)号：TWI650803B
公开(公告)日：2019-02-11
申请号：TW104107755
申请日：2015-03-11
Inventor： 遠藤佑太 , ENDO, YUTA , 野田耕生 , NODA, KOSEI
IPC: H01L21/28 , H01L21/336 , H01L29/41 , H01L29/786 , H01L51/50
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公开(公告)号：TWI644434B
公开(公告)日：2018-12-11
申请号：TW103114244
申请日：2014-04-18
Inventor： 野田耕生 , NODA, KOSEI , 佐藤優一 , SATO, YUICHI , 遠藤佑太 , ENDO, YUTA
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