公开(公告)号：US20110185128A1

公开(公告)日：2011-07-28

申请号：US13064568

申请日：2011-03-31

申请人： Masaki Ukai ,  Hideyuki Unno ,  Megumi Yokoi

发明人： Masaki Ukai ,  Hideyuki Unno ,  Megumi Yokoi

IPC分类号： G06F12/08

CPC分类号： G06F12/0817 ,  G06F12/082 ,  G06F12/0822 ,  G06F12/0831 ,  G06F2212/1024 ,  G06F2212/1048 ,  G06F2212/2542

摘要： To maintain data consistency in an information processing apparatus in which a nodes are coupled, takeout information indicating that data of the node is taken out to a secondary memory of another node is stored in a directory of each node. When a cache miss occurs during a memory access to a secondary memory of one node, the one node judges whether a destination of the memory access is a main or the secondary memory thereof. If the memory access is destination is the main or secondary memory of the one node, the directory is indexed and retrieved to judge whether a directory hit occurs, and if no directory hit occurs, a memory access is performed by the one node based on the memory access.

摘要翻译： 为了在其中节点被耦合的信息处理设备中保持数据一致性，将指示节点的数据取出到另一个节点的辅助存储器的取出信息存储在每个节点的目录中。 当在对一个节点的辅助存储器的存储器访问期间发生高速缓存未命中时，一个节点判断存储器访问的目的地是主存储器还是其二次存储器。 如果存储器访问是目的地是一个节点的主存储器或辅助存储器，则对目录进行索引和检索，以判断是否发生目录命中，并且如果没有发生目录命中，则基于一个节点执行存储器访问 内存访问。

公开(公告)号：US08108859B2

公开(公告)日：2012-01-31

申请号：US10967235

申请日：2004-10-19

申请人： Megumi Yokoi ,  Masaki Ukai

发明人： Megumi Yokoi ,  Masaki Ukai

IPC分类号： G06F9/46 ,  G06F9/44 ,  G06F13/00

CPC分类号： G06F9/3851 ,  G06F9/485 ,  G06F9/4881

摘要： The multi-threading changeover control apparatus of the present invention changes over threads in an information processing device in which a multi-threading method is used, and comprises a thread changeover request unit outputting a thread changeover request signal after a cache miss occurs in which an instruction to be fetched is not stored when the instruction is fetched or a thread execution priority order change request unit outputting a thread execution priority order change request signal.

摘要翻译： 本发明的多线程切换控制装置在使用多线程方法的信息处理装置中切换线程，并且包括在发生高速缓存未命中之后输出线程切换请求信号的线程切换请求单元，其中， 在取出指令时不存储要获取的指令，或者线程执行优先顺序改变请求单元输出线程执行优先顺序改变请求信号。

公开(公告)号：US07007136B2

公开(公告)日：2006-02-28

申请号：US10341456

申请日：2003-01-14

申请人： Megumi Yokoi ,  Masaki Ukai

发明人： Megumi Yokoi ,  Masaki Ukai

IPC分类号： G06F12/12

CPC分类号： G06F9/3806 ,  G06F12/124 ,  G06F12/125

摘要： A storage device in a set associative system includes N-pieces (N is an integer of 2 or larger) of ways each having a plurality of entries containing at least replace flags and predetermined data, an acquisition unit acquiring the replace flags contained in the entries specified by the same address from the N-pieces of ways, and a selection unit selecting a replace target way on the basis of the replace flags acquired by the acquisition unit.

摘要翻译： 集合关联系统中的存储装置包括各自具有包含至少替换标志和预定数据的多个条目的方式的N个（N是2或更大的整数），获取单元获取包含在条目中的替换标志 由N个方式由相同的地址指定，以及选择单元，基于由获取单元获取的替换标志来选择替换目标方式。

公开(公告)号：US07949862B2

公开(公告)日：2011-05-24

申请号：US12195738

申请日：2008-08-21

申请人： Megumi Yokoi ,  Masaki Ukai ,  Takashi Suzuki

发明人： Megumi Yokoi ,  Masaki Ukai ,  Takashi Suzuki

IPC分类号： G06F9/38

CPC分类号： G06F9/3806 ,  G06F9/322 ,  G06F9/324 ,  G06F9/3844

摘要： Address control section includes an encoding section to generate higher-order address information made by compressing a predetermined higher-order bit part from predetermined higher-order and lower-order bit parts included in an instruction address, and a restoring section to restore the higher-order bit part from the higher-order address information. Branch instruction predicting section includes a history memory section that stores the higher-order bit part and the lower-order bit part corresponding to a branch address of a processed branch instruction at either one of a plurality of storing places determined from the higher-order bit part and the lower-order bit part corresponding to a branch address of a processed branch instruction.

摘要翻译： 地址控制部分包括编码部分，用于生成通过从包括在指令地址中的预定高阶和低位比特部分压缩预定高阶比特部分而产生的高阶地址信息;以及恢复部分， 从高阶地址信息命令位部分。 分支指令预测部分包括历史存储器部分，该历史存储器部分存储与从高位比特确定的多个存储位置中的任一个存储处理的分支指令相对应的高位比特部分和低位比特部分 部分和低位比特部分对应于处理的分支指令的分支地址。

公开(公告)号：US07757071B2

公开(公告)日：2010-07-13

申请号：US10995158

申请日：2004-11-24

申请人： Megumi Yokoi ,  Masaki Ukai

发明人： Megumi Yokoi ,  Masaki Ukai

IPC分类号： G06F9/00

CPC分类号： G06F9/3806 ,  G06F9/30054

摘要： A return address in response to a return instruction corresponding to a call instruction is stored in a return address stack when a branch history detects presence of the call instruction. When the branch history detects the presence of the return instruction before a branch reservation station completes executing the call instruction, the return address in response to the return instruction is not stored in the return address stack. If so, an output selection circuit predicts a correct return target using information stored in the return address stack.

摘要翻译： 当分支历史检测到呼叫指令的存在时，响应于与呼叫指令相对应的返回指令的返回地址被存储在返回地址堆栈中。 当分支历史在分支保留站完成执行呼叫指令之前检测到返回指令的存在时，响应于返回指令的返回地址不存储在返回地址堆栈中。 如果是，则输出选择电路使用存储在返回地址堆栈中的信息来预测正确的返回目标。

公开(公告)号：US20080313446A1

公开(公告)日：2008-12-18

申请号：US12195738

申请日：2008-08-21

申请人： Megumi YOKOI ,  Masaki Ukai ,  Takashi Suzuki

发明人： Megumi YOKOI ,  Masaki Ukai ,  Takashi Suzuki

IPC分类号： G06F9/30

CPC分类号： G06F9/3806 ,  G06F9/322 ,  G06F9/324 ,  G06F9/3844

摘要： Address control section includes an encoding section to generate higher-order address information made by compressing a predetermined higher-order bit part from predetermined higher-order and lower-order bit parts included in an instruction address, and a restoring section to restore the higher-order bit part from the higher-order address information. Branch instruction predicting section includes a history memory section that stores the higher-order bit part and the lower-order bit part corresponding to a branch address of a processed branch instruction at either one of a plurality of storing places determined from the higher-order bit part and the lower-order bit part corresponding to a branch address of a processed branch instruction.

摘要翻译： 地址控制部分包括编码部分，用于生成通过从包括在指令地址中的预定高阶和低位比特部分压缩预定高阶比特部分而产生的高阶地址信息;以及恢复部分， 从高阶地址信息命令位部分。 分支指令预测部分包括历史存储器部分，该历史存储器部分存储与从高位比特确定的多个存储位置中的任一个存储处理的分支指令相对应的高位比特部分和低位比特部分 部分和低位比特部分对应于处理的分支指令的分支地址。

公开(公告)号：US20060026410A1

公开(公告)日：2006-02-02

申请号：US10995158

申请日：2004-11-24

申请人： Megumi Yokoi ,  Masaki Ukai

发明人： Megumi Yokoi ,  Masaki Ukai

IPC分类号： G06F9/44

CPC分类号： G06F9/3806 ,  G06F9/30054

摘要： A return address in response to a return instruction corresponding to a call instruction is stored in a return address stack when a branch history detects presence of the call instruction. When the branch history detects the presence of the return instruction before a branch reservation station completes executing the call instruction, the return address in response to the return instruction is not stored in the return address stack. If so, an output selection circuit predicts a correct return target using information stored in the return address stack.

摘要翻译： 当分支历史检测到呼叫指令的存在时，响应于与呼叫指令相对应的返回指令的返回地址被存储在返回地址堆栈中。 当分支历史在分支保留站完成执行呼叫指令之前检测到返回指令的存在时，响应于返回指令的返回地址不存储在返回地址堆栈中。 如果是，则输出选择电路使用存储在返回地址堆栈中的信息来预测正确的返回目标。

公开(公告)号：US20050240752A1

公开(公告)日：2005-10-27

申请号：US10967235

申请日：2004-10-19

申请人： Megumi Yokoi ,  Masaki Ukai

发明人： Megumi Yokoi ,  Masaki Ukai

IPC分类号： G06F12/08 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F15/00

CPC分类号： G06F9/3851 ,  G06F9/485 ,  G06F9/4881

摘要： The multi-threading changeover control apparatus of the present invention changes over threads in an information processing device in which a multi-threading method is used, and comprises a thread changeover request unit outputting a thread changeover request signal after a cache miss occurs in which an instruction to be fetched is not stored when the instruction is fetched or a thread execution priority order change request unit outputting a thread execution priority order change request signal.

摘要翻译： 本发明的多线程切换控制装置在使用多线程方法的信息处理装置中切换线程，并且包括在发生高速缓存未命中之后输出线程切换请求信号的线程切换请求单元，其中， 在取出指令时不存储要获取的指令，或者线程执行优先顺序改变请求单元输出线程执行优先顺序改变请求信号。

公开(公告)号：US20080320360A1

公开(公告)日：2008-12-25

申请号：US12198577

申请日：2008-08-26

申请人： Hideyuki UNNO ,  Masaki Ukai ,  Naozumi Aoki

发明人： Hideyuki UNNO ,  Masaki Ukai ,  Naozumi Aoki

IPC分类号： G06F11/10

CPC分类号： H04L1/0042 ,  G06F11/349 ,  H04L1/0047 ,  H04L25/4915

摘要： A transmitting side device (10) and a receiving side device (20) are connected to each other via a bus (30) comprising TAG bits (31), data bits (32) and error detection/correction ECC bits (33). The transmitting side device (10) uses a redundant bit inversion circuit (14) to invert different bits of the ECC bits (33) corresponding to trigger signals (41 & 42). In the receiving side device (20), a determination circuit (24), which has received an error report signal (26) from an error detection/correction circuit (22), determines, from the position of an error bit in the ECC bits (33), which one of the trigger signals (41 & 42) has been transmitted from the transmitting side device (10).

摘要翻译： 发送侧设备（10）和接收侧设备（20）经由包括TAG位（31），数据位（32）和错误检测/校正ECC位（33）的总线（30）彼此连接。 发送侧装置（10）使用冗余比特反相电路（14）反相对应于触发信号（41和42）的ECC比特（33）的不同比特。 在接收侧设备（20）中，从错误检测/校正电路（22）接收到错误报告信号（26）的确定电路（24）从ECC位中的错误位的位置确定 （33），所述触发信号（41和42）中的哪一个已经从所述发送侧装置（10）发送。

公开(公告)号：US08301969B2

公开(公告)日：2012-10-30

申请号：US12198577

申请日：2008-08-26

申请人： Hideyuki Unno ,  Masaki Ukai ,  Naozumi Aoki

发明人： Hideyuki Unno ,  Masaki Ukai ,  Naozumi Aoki

IPC分类号： H03M13/00

CPC分类号： H04L1/0042 ,  G06F11/349 ,  H04L1/0047 ,  H04L25/4915

摘要： A transmitting side device (10) and a receiving side device (20) are connected to each other via a bus (30) comprising TAG bits (31), data bits (32) and error detection/correction ECC bits (33). The transmitting side device (10) uses a redundant bit inversion circuit (14) to invert different bits of the ECC bits (33) corresponding to trigger signals (41 & 42). In the receiving side device (20), a determination circuit (24), which has received an error report signal (26) from an error detection/correction circuit (22), determines, from the position of an error bit in the ECC bits (33), which one of the trigger signals (41 & 42) has been transmitted from the transmitting side device (10).

摘要翻译： 发送侧设备（10）和接收侧设备（20）经由包括TAG位（31），数据位（32）和错误检测/校正ECC位（33）的总线（30）彼此连接。 发送侧装置（10）使用冗余比特反相电路（14）反相对应于触发信号（41和42）的ECC比特（33）的不同比特。 在接收侧设备（20）中，从错误检测/校正电路（22）接收到错误报告信号（26）的确定电路（24）从ECC位中的错误位的位置确定 （33），所述触发信号（41和42）中的哪一个已经从所述发送侧装置（10）发送。