公开(公告)号：USD634733S1

公开(公告)日：2011-03-22

申请号：US29356041

申请日：2010-02-18

申请人： David Lewis

设计人： David Lewis

公开(公告)号：US07911230B1

公开(公告)日：2011-03-22

申请号：US12425342

申请日：2009-04-16

申请人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

发明人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

IPC分类号： H03K19/173

CPC分类号： H03K19/17728 ,  G06F7/50 ,  H03K19/017581

摘要： Disclosed is a logic element (LE) that can provide a number of advantageous features. For example, the LE can be configured to implement register packing and/or a fracturable look up table.

摘要翻译： 公开了可以提供多个有利特征的逻辑元件（LE）。 例如，LE可以被配置为实现寄存器打包和/或可破碎的查找表。

公开(公告)号：US20100284408A1

公开(公告)日：2010-11-11

申请号：US12778413

申请日：2010-05-12

申请人： David Lewis ,  Howard Gurney

发明人： David Lewis ,  Howard Gurney

IPC分类号： H04L12/56

CPC分类号： H04N21/4383 ,  H04N21/42646 ,  H04N21/42661 ,  H04N21/42669 ,  H04N21/42692 ,  H04N21/434 ,  H04N21/44004

摘要： A system comprising first input means for receiving a transport stream from an external source, second input means for receiving an input from a memory, means for connecting the first and second input means to an interface which is arranged to provide an output stream to a decoder. The second input means is arranged to provide an output to the interface in such a form that the interface does not distinguish between the output from the first and second input means.

摘要翻译： 一种系统，包括用于从外部源接收传输流的第一输入装置，用于从存储器接收输入的第二输入装置，用于将第一和第二输入装置连接到被配置为向解码器提供输出流的接口的装置 。 第二输入装置被布置成以这样的形式向接口提供输出，使得接口不区分来自第一和第二输入装置的输出。

公开(公告)号：US07746100B2

公开(公告)日：2010-06-29

申请号：US12111142

申请日：2008-04-28

申请人： David Lewis ,  Jeffrey Christopher Chromczak

发明人： David Lewis ,  Jeffrey Christopher Chromczak

IPC分类号： H03K19/177 ,  G06F7/42

CPC分类号： G06F7/506 ,  G06F2207/4812

摘要： Configurable adder circuitry is provided on an integrated circuit that includes redundant circuitry. The integrated circuit may contain nonvolatile memory and logic circuitry that produces a redundancy control signal. During manufacturing, the integrated circuitry may be tested. If a defect is identified on the integrated circuit, the redundancy control signal may be used in switching redundant circuitry into place bypassing the defect. The integrated circuit may contain an array of logic regions. Each logic region may contain adders and multiplexer circuitry for selectively combining the multiplexers to form larger adders. The multiplexer circuitry in each logic region may be controlled by propagate signals from the adders and by static redundancy control signals.

摘要翻译： 在包括冗余电路的集成电路上提供可配置加法器电路。 集成电路可以包含产生冗余控制信号的非易失性存储器和逻辑电路。 在制造期间，可以测试集成电路。 如果在集成电路上识别出缺陷，则冗余控制信号可用于将冗余电路切换到绕过缺陷的位置。 集成电路可以包含逻辑区域的阵列。 每个逻辑区域可以包含用于选择性地组合多路复用器以形成较大加法器的加法器和多路复用器电路。 每个逻辑区域中的复用器电路可以由来自加法器的传播信号和静态冗余控制信号来控制。

公开(公告)号：USD614481S1

公开(公告)日：2010-04-27

申请号：US29336322

申请日：2009-04-30

申请人： David Lewis

设计人： David Lewis

公开(公告)号：US07693700B1

公开(公告)日：2010-04-06

申请号：US10462031

申请日：2003-06-13

申请人： Tim Vanderhoek ,  David Lewis

发明人： Tim Vanderhoek ,  David Lewis

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5036 ,  G06F2217/82

摘要： Circuits, methods, and apparatus for including interconnect parasitics without greatly increasing circuit simulation complexity and run times. Interconnect paths are reduced to one of a number of simplified topologies based on path width, length, or other parameters. The input drive waveform is similarly approximated. A grid array is formed in advance, where each point in the grid array corresponds to a set of values relating to a path topology, input waveform, and resulting output waveform. The simplified interconnect path and input waveform are mapped into a set of parameters which corresponds to a location in the predetermined grid array. The output waveform is determined by interpolating output waveforms from gridpoints surrounding the location.

摘要翻译： 包括互连寄生效应的电路，方法和设备，而不会大大增加电路仿真的复杂性和运行时间。 基于路径宽度，长度或其他参数，互连路径减少到许多简化拓扑之一。 输入驱动波形类似地近似。 预先形成网格阵列，其中网格阵列中的每个点对应于与路径拓扑，输入波形和所得到的输出波形相关的一组值。 简化的互连路径和输入波形被映射到对应于预定网格阵列中的位置的一组参数中。 输出波形通过从位置周围的网格点内插输出波形来确定。

公开(公告)号：USD607109S1

公开(公告)日：2009-12-29

申请号：US29323080

申请日：2008-08-18

申请人： David Lewis

设计人： David Lewis

公开(公告)号：US20090289696A1

公开(公告)日：2009-11-26

申请号：US12534101

申请日：2009-07-31

申请人： David Lewis ,  Vaughn Betz ,  Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

发明人： David Lewis ,  Vaughn Betz ,  Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

IPC分类号： H03K3/01 ,  G06F17/50 ,  H03K19/177

CPC分类号： G06F17/5054 ,  H03K5/133 ,  H03K19/00369 ,  H03K2005/00058 ,  H03K2005/00156 ,  H03K2217/0018

摘要： A programmable logic device (PLD) includes a delay circuit and a body-bias generator. The delay circuit has a delay configured to represent a delay of user circuit implement in the PLD. The body-bias generator is configured to adjust the body bias of a transistor within the user circuit. The body-bias generator adjusts the body bias of the transistor in response to a level derived from the signal propagation delay of the delay circuit.

摘要翻译： 可编程逻辑器件（PLD）包括延迟电路和体偏置发生器。 延迟电路具有被配置为表示PLD中的用户电路实现的延迟的延迟。 体偏置发生器被配置为调整用户电路内的晶体管的体偏置。 体偏置发生器响应于从延迟电路的信号传播延迟导出的电平来调节晶体管的体偏置。

公开(公告)号：US07573317B2

公开(公告)日：2009-08-11

申请号：US11535065

申请日：2006-09-26

申请人： David Lewis ,  Vaughn Betz ,  Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

发明人： David Lewis ,  Vaughn Betz ,  Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

IPC分类号： H03K3/01

CPC分类号： G06F17/5054 ,  H03K5/133 ,  H03K19/00369 ,  H03K2005/00058 ,  H03K2005/00156 ,  H03K2217/0018

摘要： A programmable logic device (PLD) includes a delay circuit and a body-bias generator. The delay circuit has a delay configured to represent a delay of user circuit implement in the PLD. The body-bias generator is configured to adjust the body bias of a transistor within the user circuit. The body-bias generator adjusts the body bias of the transistor in response to a level derived from the signal propagation delay of the delay circuit.

摘要翻译： 可编程逻辑器件（PLD）包括延迟电路和体偏置发生器。 延迟电路具有被配置为表示PLD中的用户电路实现的延迟的延迟。 体偏置发生器被配置为调整用户电路内的晶体管的体偏置。 体偏置发生器响应于从延迟电路的信号传播延迟导出的电平来调节晶体管的体偏置。

公开(公告)号：US07538579B1

公开(公告)日：2009-05-26

申请号：US11607171

申请日：2006-12-01

申请人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

发明人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

IPC分类号： H03K19/177

CPC分类号： H03K19/17728 ,  G06F7/50 ,  H03K19/017581

摘要： Disclosed is an LE that can provide a number of advantageous features. For example, the LE can provide efficient and flexible use of LUTs and input sharing. The LE may also provide for flexible use of one or more dedicated adders and include register functionality.

摘要翻译： 公开了可以提供许多有利特征的LE。 例如，LE可以提供LUT和输入共享的高效灵活的使用。 LE还可以灵活地使用一个或多个专用加法器并且包括寄存器功能。