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139 条记录 (耗时 0.034 秒)

    Multiple compression techniques for packetized information
    93.
    发明授权
    Multiple compression techniques for packetized information 有权
    用于打包信息的多种压缩技术

    公开(公告)号：US08111704B2

    公开(公告)日：2012-02-07

    申请号：US12492304

    申请日：2009-06-26

    申请人： Abhishek Singhal ,  Debendra Das Sharma ,  Jesus Palomino ,  Mario A. Rubio

    发明人： Abhishek Singhal ,  Debendra Das Sharma ,  Jesus Palomino ,  Mario A. Rubio

    IPC分类号： H04L12/28 ,  H04J3/24

    CPC分类号： H04L69/04 ,  H04L49/9042 ,  H04L49/9094

    摘要： In one embodiment, the present invention includes a method for comparing a packet header to a stored packet header, generating a comparison vector based on the comparison, and transmitting the packet from the transmitter without the packet header if the packet header and the stored packet header match. A data portion of the packet may be compressed and transmitted using a different compression technique. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括一种用于将分组报头与存储的分组报头进行比较的方法，基于比较生成比较向量，并且如果分组报头和存储的分组报头，则从发送器发送分组而不使用分组报头 比赛。 可以使用不同的压缩技术来压缩和发送分组的数据部分。 描述和要求保护其他实施例。

    Using asymmetric lanes dynamically in a multi-lane serial link
    95.
    发明授权
    Using asymmetric lanes dynamically in a multi-lane serial link 有权
    在多通道串行链路中动态地使用不对称通道

    公开(公告)号：US07809969B2

    公开(公告)日：2010-10-05

    申请号：US11321116

    申请日：2005-12-28

    申请人： Debendra Das Sharma ,  Ajay V. Bhatt

    发明人： Debendra Das Sharma ,  Ajay V. Bhatt

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3203 ,  G06F1/3253 ,  Y02D10/151

    摘要： A method, device, and system are disclosed. In one embodiment, the method comprises transitioning one or more lanes of a multi-lane serial link from a fully operational power state to a low power state and keeping one or more other lanes of the multi-lane serial link in the fully operational power state to allow one or more data transfers across the remaining operational lanes in the link.

    摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括将多通道串行链路的一个或多个通道从完全操作的功率状态转换到低功率状态，并将多通道串行链路的一个或多个其他通道保持在完全操作的功率状态 允许在链路中的剩余操作通道上进行一个或多个数据传输。

    STRATEGY TO VERIFY ASYNCHRONOUS LINKS ACROSS CHIPS
    96.
    发明申请
    STRATEGY TO VERIFY ASYNCHRONOUS LINKS ACROSS CHIPS 有权
    策略，以验证相互之间的异常链接

    公开(公告)号：US20100199120A1

    公开(公告)日：2010-08-05

    申请号：US12756998

    申请日：2010-04-08

    申请人： Debendra Das Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

    发明人： Debendra Das Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

    IPC分类号： G06F1/04

    CPC分类号： H04L49/9078 ,  H04L49/90

    摘要： Various embodiments of the invention provide a frequency shifter to vary the frequency of data transmitted over time, such as to increase and decrease the frequency of test data transmitted over time to verify a digital communication device's ability to receive data having various frequencies within a specific parameter range. The frequency shifter includes a frequency modifier to shift or vary an input clock frequency to a variety of output clock frequencies, such as according to a test protocol. The frequency shifter also includes an elastic data buffer to receive the test data at the input clock frequency and to output the test data at the plurality of output clock frequencies provided by the frequency modifier.

    摘要翻译： 本发明的各种实施例提供一种频率移位器来改变随时间传输的数据的频率，诸如增加和减少随时间传输的测试数据的频率，以验证数字通信设备接收具有特定参数内的各种频率的数据的能力 范围。 频移器包括频率修正器，用于将输入时钟频率移位或改变为各种输出时钟频率，例如根据测试协议。 移相器还包括一个弹性数据缓冲器，用于以输入时钟频率接收测试数据，并输出由频率调节器提供的多个输出时钟频率的测试数据。

    Providing high availability in a PCI-Express™ link in the presence of lane faults
    97.
    发明授权
    Providing high availability in a PCI-Express™ link in the presence of lane faults 有权
    在存在通道故障的情况下，在PCI-Express™链路中提供高可用性

    公开(公告)号：US07730376B2

    公开(公告)日：2010-06-01

    申请号：US12056777

    申请日：2008-03-27

    申请人： Debendra Das Sharma

    发明人： Debendra Das Sharma

    IPC分类号： G01R31/28 ,  G06F11/00

    CPC分类号： G06F11/0751 ,  G06F11/0745

    摘要： A method, device, and system are disclosed. In one embodiment, the method comprises discovering a failure on a PCI Express interconnect, determining whether a failure override bit has been set to override the standard PCI Express Polling. Compliance state for the failure on the PCI Express interconnect, and if the failure override bit has been set, entering PCI Express Polling. Configuration state if any one lane of the interconnect successfully completes the transmitting and receiving training sequence requirements in PCI Express Polling.Active state.

    摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括发现PCI Express互连上的故障，确定故障覆盖位是否被设置为覆盖标准PCI Express轮询。 PCI Express互连失败的合规状态，如果故障覆盖位已经设置，进入PCI Express轮询。 配置状态如果互连的任何一个通道成功完成了PCI Express Polling.Active状态下的发送和接收训练序列要求。

    Degradable network data path transmission scheme
    98.
    发明授权
    Degradable network data path transmission scheme 有权
    可降级网络数据路径传输方案

    公开(公告)号：US07505486B2

    公开(公告)日：2009-03-17

    申请号：US10300444

    申请日：2002-11-19

    申请人： Debendra Das Sharma

    发明人： Debendra Das Sharma

    IPC分类号： H04J3/04 ,  G01R31/08

    CPC分类号： H04L1/0002 ,  H04J3/14 ,  Y02D50/10

    摘要： A method an apparatus of communicating data, such as in a sending node or a receiving node of networked system, includes transmitting via a network connection having at least M data channels at least one data block, the data block having M data bits having an original data bit order, in a full transmission bit order at a full data block transmission rate via a full network data path comprising M functioning data channels. The method and apparatus further includes transmitting the at least one data block in a degraded transmission bit order at a degraded data block transmission rate via a selected degraded network data path comprising at least one, but less than M, functioning data channels.

    摘要翻译： 一种传送数据的装置，例如在联网系统的发送节点或接收节点中的方法，包括通过具有至少一个数据块的至少M个数据信道的网络连接发送，具有M个数据位的数据块具有原始 数据位顺序，通过包括M个功能数据信道的完整网络数据路径以完全数据块传输速率的全传输位顺序。 所述方法和装置还包括以降级的数据块传输速率通过包括至少一个但小于M个功能的数据信道的选定的退化网络数据路径，以恶化的传输比特顺序发送所述至少一个数据块。

    Strategy to verify asynchronous links across chips
    99.
    发明授权
    Strategy to verify asynchronous links across chips 有权
    跨芯片验证异步链接的策略

    公开(公告)号：US07464287B2

    公开(公告)日：2008-12-09

    申请号：US10815903

    申请日：2004-03-31

    申请人： Debendra Das Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

    发明人： Debendra Das Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

    IPC分类号： G06F5/06 ,  G06F17/50 ,  G06F7/62

    CPC分类号： H04L49/9078 ,  H04L49/90

    摘要： Various embodiments of the invention provide a frequency shifter to vary the frequency of data transmitted over time, such as to increase and decrease the frequency of test data transmitted over time to verify a digital communication device's ability to receive data having various frequencies within a specific parameter range. The frequency shifter includes a frequency modifier to shift or vary an input clock frequency to a variety of output clock frequencies, such as according to a test protocol. The frequency shifter also includes an elastic data buffer to receive the test data at the input clock frequency and to output the test data at the plurality of output clock frequencies provided by the frequency modifier.

    摘要翻译： 本发明的各种实施例提供一种频率移位器来改变随时间传输的数据的频率，诸如增加和减少随时间传输的测试数据的频率，以验证数字通信设备接收具有特定参数内的各种频率的数据的能力 范围。 频移器包括频率修正器，用于将输入时钟频率移位或改变为各种输出时钟频率，例如根据测试协议。 移相器还包括一个弹性数据缓冲器，用于以输入时钟频率接收测试数据，并输出由频率调节器提供的多个输出时钟频率的测试数据。