公开(公告)号：US20110149032A1

公开(公告)日：2011-06-23

申请号：US12966194

申请日：2010-12-13

申请人： Hoon Choi ,  Daekyeung Kim ,  Wooseung Yang ,  Young Il Kim ,  Jeoong Sung Park

发明人： Hoon Choi ,  Daekyeung Kim ,  Wooseung Yang ,  Young Il Kim ,  Jeoong Sung Park

IPC分类号： H04N13/00

CPC分类号： H04N19/597 ,  H04N13/167 ,  H04N13/194

摘要： Embodiments of the invention are generally directed to transmission and handling of three-dimensional video content. An embodiment of a method includes receiving a multimedia data stream including video data utilizing an interface protocol and determining that the received video data includes three-dimensional (3D) video data, where each frame of the video data includes a first vertical synchronization (Vsync) signal prior to an active data region, the active data region including a first data region and a second data region. The method further includes converting the 3D video data from a 3D data format to a two-dimensional (2D) video format, where converting the 3D video data includes identifying a region between the first data region and the second data region, inserting a second Vsync signal between the first data region and the second data region, and providing an identifier to distinguish between the first data region and the second data region.

摘要翻译： 本发明的实施例一般涉及三维视频内容的传输和处理。 一种方法的实施例包括使用接口协议接收包括视频数据的多媒体数据流，并确定所接收的视频数据包括三维（3D）视频数据，其中每个视频数据帧包括第一垂直同步（Vsync） 信号在活动数据区之前，活动数据区包括第一数据区和第二数据区。 该方法还包括将3D视频数据从3D数据格式转换成二维（2D）视频格式，其中转换3D视频数据包括识别第一数据区域和第二数据区域之间的区域，插入第二Vsync 信号在第一数据区域和第二数据区域之间，并且提供标识符以区分第一数据区域和第二数据区域。

公开(公告)号：US07856520B2

公开(公告)日：2010-12-21

申请号：US11969852

申请日：2008-01-04

申请人： Shrikant Ranade ,  Alexander Peysakhovich ,  Hyuck Jae Lee ,  Hoon Choi

发明人： Shrikant Ranade ,  Alexander Peysakhovich ,  Hyuck Jae Lee ,  Hoon Choi

IPC分类号： G06F13/42 ,  G06F13/00 ,  G06F13/368

CPC分类号： G09G5/006 ,  G09G2370/10 ,  G09G2370/12 ,  H04L69/08

摘要： A method and apparatus for a control bus for connection of electronic devices. An embodiment of a method includes coupling a transmitting device to a receiving device, including connecting a control bus between the transmitting device and the receiving device, with the control bus being a bi-directional, single-line bus. The method further includes obtaining control of the control bus for either the transmitting device or the receiving device, with the device obtaining control becoming an initiator and the other device becoming a follower. One or more control signals are converted to one or more data packets, with each of the one or more control signals representing one of multiple different types of control signals. The generated data packets are transmitted from the initiator to the follower via the control bus.

摘要翻译： 一种用于连接电子设备的控制总线的方法和装置。 一种方法的实施例包括将发送设备耦合到接收设备，包括在发送设备和接收设备之间连接控制总线，控制总线是双向的单行总线。 该方法还包括获取控制总线对发射设备或接收设备的控制，其中设备获得控制变为启动器，而另一设备成为跟随器。 一个或多个控制信号被转换成一个或多个数据分组，其中一个或多个控制信号中的每一个表示多种不同类型的控制信号之一。 生成的数据分组通过控制总线从发起者发送到跟随者。

公开(公告)号：US07782934B2

公开(公告)日：2010-08-24

申请号：US11856640

申请日：2007-09-17

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： H03H7/30

CPC分类号： H04L25/03038 ,  H04L25/03019 ,  H04L25/03885

摘要： A method and apparatus for parameter scanning for signal over-sampling. An embodiment of an apparatus includes an equalizer to equalize received data values, and a sampler to over-sample the equalized data. The apparatus includes an eye monitor to generate information regarding quality of signal eyes for the over-sampled data, and an equalization monitor to generate information regarding sufficiency of signal equalization. The apparatus further includes a scan engine to scan possible values of a plurality of parameters for the apparatus.

摘要翻译： 用于信号过采样的参数扫描的方法和装置。 装置的实施例包括均衡器以均衡接收的数据值，以及采样器以对均衡数据进行过采样。 该装置包括眼睛监视器，用于产生关于过采样数据的信号眼的质量的信息，以及用于产生关于信号均衡充分性的信息的均衡监视器。 该装置还包括扫描引擎，用于扫描装置的多个参数的可能值。

公开(公告)号：US07772527B2

公开(公告)日：2010-08-10

申请号：US11405563

申请日：2006-04-18

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： F27B5/06 ,  F27B5/14 ,  F27D19/00 ,  F21V7/00 ,  F21V7/10 ,  F21V7/16

CPC分类号： H01L21/67115 ,  F27B5/04 ,  F27B17/0025 ,  Y10T428/24273

摘要： A substrate processing apparatus includes a process chamber including upper and lower quartz walls, a substrate support disposed in the process chamber, radiant heaters respectively provided above and below the quartz walls of the chamber, and heat reflectors disposed outside the process chamber for reflecting heat towards the substrate support. Each of the heat reflectors has heating has a first thermally reflective section oriented to reflect the heat towards an outer peripheral region of the substrate support and a second thermally reflective section oriented to reflect the heat towards a central region of the substrate support. Each heat reflector also has a reflection angle adjusting mechanism by which an angle at which the second thermally reflective section reflects heat can be adjusted. The angle is adjusted depending on the temperature distribution across the substrate so that the substrate can be processed uniformly.

摘要翻译： 基板处理装置包括具有上，下石英壁的处理室，设置在处理室中的基板支撑件，分别设置在室的石英壁上方和下方的辐射加热器，以及设置在处理室外部的热反射器，用于将热量反射 衬底支撑。 每个热反射器具有加热，其具有第一热反射部分，其被定向成朝着基板支撑件的外周区域反射热量;以及第二热反射部件，其被定向成朝着基板支撑件的中心区域反射热量。 每个热反射器还具有反射角调节机构，通过该反射角调节机构可以调节第二热反射部分反射热量的角度。 根据衬底上的温度分布来调节角度，使得可以均匀地处理衬底。

公开(公告)号：US07750699B2

公开(公告)日：2010-07-06

申请号：US12010964

申请日：2008-01-31

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： H03L7/06

CPC分类号： H03L7/0814 ,  G11C7/1072 ,  G11C7/222 ,  H03L7/0805

摘要： A DLL circuit and a synchronous memory device perform stable operation in a power down mode although the entry and exit into/from the power down mode is repeated rapidly. The synchronous memory device operates in a normal mode and a power down mode. A delay locked loop (DLL) generates a DLL clock having frozen locking information when exiting the power down mode. A controller precludes phase update operation of the DLL when a predetermined time passes after entering the power down mode to thereby obtain a time margin for a phase update operation undertaken in the normal mode.

摘要翻译： DLL电路和同步存储器件在功率下降模式下执行稳定的操作，尽管进入/退出掉电模式是快速重复的。 同步存储器件在正常模式和掉电模式下工作。 延迟锁定环（DLL）在退出掉电模式时产生具有冻结锁定信息的DLL时钟。 当在进入掉电模式之后的预定时间过去时，控制器阻止DLL的相位更新操作，从而获得在正常模式下进行的相位更新操作的时间余量。

公开(公告)号：US07605622B2

公开(公告)日：2009-10-20

申请号：US11478094

申请日：2006-06-30

申请人： Hoon Choi ,  Jae-Jin Lee

发明人： Hoon Choi ,  Jae-Jin Lee

IPC分类号： H03L7/06

CPC分类号： H03L7/0814 ,  G06F7/68 ,  H03L7/0805

摘要： A DLL of a memory device having a normal mode and a power down mode includes a clock buffer for buffering an external clock signal to output an internal clock signal. A power down mode controller generates a power down mode control signal to define the normal mode or the power down mode in response to a clock enable signal. A source clock generation unit receives the internal clock signal to generate a DLL source clock signal under the control of the power down mode control signal. A phase update unit performs a phase update operation based on the DLL source clock signal to output a DLL clock signal.

摘要翻译： 具有正常模式和掉电模式的存储器件的DLL包括用于缓冲外部时钟信号以输出内部时钟信号的时钟缓冲器。 断电模式控制器响应于时钟使能信号产生掉电模式控制信号以定义正常模式或掉电模式。 源时钟生成单元在停电模式控制信号的控制下接收内部时钟信号以产生DLL源时钟信号。 相位更新单元基于DLL源时钟信号执行相位更新操作，以输出DLL时钟信号。

公开(公告)号：US20090178097A1

公开(公告)日：2009-07-09

申请号：US11969847

申请日：2008-01-04

申请人： Gyudong Kim ,  Baegin Sung ,  Hoon Choi

发明人： Gyudong Kim ,  Baegin Sung ,  Hoon Choi

IPC分类号： H04N7/173

CPC分类号： G06F3/14 ,  G06F13/4072 ,  G09G5/006 ,  G09G2370/045 ,  G09G2370/047 ,  H04L65/605

摘要： A method, apparatus and system are provided for generating and facilitating Mobile High-Definition Multimedia Interface. In one embodiment, an apparatus includes a transmitter configured to merge multiple channels of a high-definition interface into a single channel to generate a mobile high-definition interface, the mobile high-definition interface configured to facilitate carrying of high-definition media content in a mobile device. The apparatus further includes a receiver coupled with the transmitter, the receiver configured to receive the single channel, and to unmerge the single channel into the multiple channels.

摘要翻译： 提供了一种用于生成和促进移动高分辨率多媒体接口的方法，装置和系统。 在一个实施例中，一种装置包括：发射机，被配置为将高清晰度接口的多个信道合并成单个信道以产生移动高清晰度接口，所述移动高清晰度接口被配置为便于携带高清晰度媒体内容 移动设备。 所述设备还包括与所述发射机耦合的接收机，所述接收机被配置为接收所述单个信道，并且将所述单个信道解除合并到所述多个信道中。

公开(公告)号：US07528639B2

公开(公告)日：2009-05-05

申请号：US12071985

申请日：2008-02-28

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： H03L7/06

CPC分类号： H03L7/0812

摘要： A DLL circuit includes a buffer control unit configured to detect whether or not a DLL power supply exceeds a reference level and output a buffer control signal. A clock buffer buffers an external clock to generate an internal clock when the buffer control signal is enabled.

摘要翻译： DLL电路包括：缓冲器控制单元，被配置为检测DLL电源是否超过参考电平并输出缓冲器控制信号。 当缓冲器控制信号使能时，时钟缓冲器缓冲外部时钟以产生内部时钟。

公开(公告)号：US07501866B2

公开(公告)日：2009-03-10

申请号：US11477528

申请日：2006-06-30

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： H03L7/06

CPC分类号： H03L7/0814 ,  G11C7/1072 ,  G11C7/222 ,  H03L7/0805

摘要： A synchronous memory device having a normal mode and a power down mode includes a power down mode controller for generating a power down mode control signal in response to a clock enable signal, thereby determining onset or termination of a power down mode. A clock buffering unit buffers an external clock signal in response to the power down mode control signal and outputs first and second internal clock signals. A clock selection unit selects one of the first and second internal clock signals based on the power down mode control signal to output the selected signal as an intermediate output clock signal. A phase update unit performs a phase update operation by using the intermediate output clock signal to output a delay locked loop (DLL) clock signal, the first internal clock signal differing in frequency from the second internal clock signal.

摘要翻译： 具有正常模式和掉电模式的同步存储器件包括功率下降模式控制器，用于响应于时钟使能信号产生掉电模式控制信号，从而确定掉电模式的开始或结束。 时钟缓冲单元响应于掉电模式控制信号缓冲外部时钟信号，并输出第一和第二内部时钟信号。 时钟选择单元基于掉电模式控制信号选择第一和第二内部时钟信号中的一个，以输出所选择的信号作为中间输出时钟信号。 相位更新单元通过使用中间输出时钟信号来执行相位更新操作，以输出与第二内部时钟信号不同频率的第一内部时钟信号的延迟锁定环（DLL）时钟信号。

公开(公告)号：US07352218B2

公开(公告)日：2008-04-01

申请号：US11637757

申请日：2006-12-13

申请人： Hoon Choi

发明人： Hoon Choi

IPC分类号： H03L7/06

CPC分类号： H03L7/0812

摘要： A DLL circuit includes a buffer control unit configured to detect whether or not a DLL power supply exceeds a reference level and output a buffer control signal. A clock buffer buffers an external clock to generate an internal clock when the buffer control signal is enabled.