公开(公告)号：US06794305B2

公开(公告)日：2004-09-21

申请号：US09902672

申请日：2001-07-12

申请人： Michimasa Funabashi

发明人： Michimasa Funabashi

IPC分类号： H01L21302

CPC分类号： H01L21/02063

摘要： A processing solution containing hydrogen peroxide, hydracid fluoride salt, and water is used for pre-cleaning prior to a step of forming a gate oxide film 14 by subjecting a silicon wafer 1 to a heat treatment. Tetraalkyl ammonium fluoride, ammonium fluoride or the like is used as hydracid fluoride salt.

摘要翻译： 在通过使硅晶片1进行热处理之前，在形成栅极氧化膜14的步骤之前，使用含有过氧化氢，氢氟酸盐和水的处理液进行预清洗。 四烷基氟化铵，氟化铵等用作氢氟酸盐。

公开(公告)号：US06326255B1

公开(公告)日：2001-12-04

申请号：US09675053

申请日：2000-09-29

申请人： Norio Ishitsuka ,  Hideo Miura ,  Shuji Ikeda ,  Yasuko Yoshida ,  Norio Suzuki ,  Michimasa Funabashi

发明人： Norio Ishitsuka ,  Hideo Miura ,  Shuji Ikeda ,  Yasuko Yoshida ,  Norio Suzuki ,  Michimasa Funabashi

IPC分类号： H01L2126

CPC分类号： H01L21/76224 ,  Y10S438/978

摘要： A method for manufacturing a semiconductor device includes the steps of (1) forming a pad oxide film of 5 nm or more on a circuit forming surface of a semiconductor substrate; (2) forming an oxidation inhibition film on the pad oxide film; (3) forming grooves of a given depth with the oxidation inhibition film as a mask; (4) receding the pad oxide film; (5) oxidizing the grooves formed on the semiconductor substrate in the range of 0

摘要翻译： 一种制造半导体器件的方法包括以下步骤：（1）在半导体衬底的电路形成表面上形成5nm以上的衬垫氧化膜; （2）在衬垫氧化膜上形成氧化抑制膜; （3）以氧化抑制膜为掩模形成给定深度的槽; （4）后退衬垫氧化膜; （5）在氧化气氛为干燥氧化（H2 /O2≈0）的0℃<0.88t-924的范围内对形成在半导体衬底上的沟槽进行氧化，对应于空气中的氧气分压 氧分压比为C％，氧化温度为t（℃）; （6）在氧化槽内埋入绝缘膜; （7）除去形成在氧化抑制膜上的埋置绝缘膜; （8）除去形成在半导体衬底的电路形成表面上的氧化抑制膜; 和（9）去除形成在所述半导体衬底的电路形成表面上的衬垫氧化膜。

公开(公告)号：US06284625B1

公开(公告)日：2001-09-04

申请号：US09434308

申请日：1999-11-05

申请人： Norio Ishitsuka ,  Hideo Miura ,  Shuji Ikeda ,  Yasuko Yoshida ,  Norio Suzuki ,  Michimasa Funabashi

发明人： Norio Ishitsuka ,  Hideo Miura ,  Shuji Ikeda ,  Yasuko Yoshida ,  Norio Suzuki ,  Michimasa Funabashi

IPC分类号： H01L2176

CPC分类号： H01L21/76224 ,  Y10S438/978

摘要： A method for manufacturing a semiconductor device includes the steps of (1) forming a pad oxide film of 5 nm or more on a circuit forming surface of a semiconductor substrate; (2) forming an oxidation inhibition film on the pad oxide film; (3) forming grooves of a given depth with the oxidation inhibition film as a mask; (4) receding the pad oxide film; (5) oxidizing the grooves formed on the semiconductor substrate in the range of 0

摘要翻译： 一种制造半导体器件的方法包括以下步骤：（1）在半导体衬底的电路形成表面上形成5nm以上的衬垫氧化膜; （2）在衬垫氧化膜上形成氧化抑制膜; （3）以氧化抑制膜为掩模形成给定深度的槽; （4）后退衬垫氧化膜; （5）在氧化气氛为干燥氧化（H2 /O2≈0）的0℃<0.88t-924的范围内对形成在半导体衬底上的沟槽进行氧化，对应于空气中的氧气分压 氧分压比为C％，氧化温度为t（℃）; （6）在氧化槽内埋入绝缘膜; （7）除去形成在氧化抑制膜上的埋置绝缘膜; （8）除去形成在半导体衬底的电路形成表面上的氧化抑制膜; 和（9）去除形成在所述半导体衬底的电路形成表面上的衬垫氧化膜。

公开(公告)号：US6029679A

公开(公告)日：2000-02-29

申请号：US708325

申请日：1996-09-05

申请人： Katsuhiro Ota ,  Haruo Itoh ,  Akio Saito ,  Katsuhiko Itoh ,  Michimasa Funabashi

发明人： Katsuhiro Ota ,  Haruo Itoh ,  Akio Saito ,  Katsuhiko Itoh ,  Michimasa Funabashi

IPC分类号： B08B6/00 ,  B08B17/02 ,  C25F1/00 ,  C25F3/30 ,  C25F5/00

CPC分类号： B08B6/00 ,  B08B17/02

摘要： By employing a cleaning method wherein a substrate such as Si wafer is covered with a film having electrostatic repulsive force or a substance capable of controlling a zeta potential so as to prevent or remarkably reduce adhesion of fine particles present in a cleaning solution or etching solution, electronic parts can be produced in higher yield and lower cost.

摘要翻译： 通过采用其中诸如Si晶片的衬底被具有静电排斥力的膜或能够控制ζ电位的物质覆盖以便防止或显着降低存在于清洁溶液或蚀刻溶液中的微粒的粘附的清洁方法， 可以以更高的产量和更低的成本生产电子部件。

公开(公告)号：US5917211A

公开(公告)日：1999-06-29

申请号：US979543

申请日：1997-11-25

申请人： Jun Murata ,  Yoshitaka Tadaki ,  Hiroko Kaneko ,  Toshihiro Sekiguchi ,  Hiroyuki Uchiyama ,  Hisashi Nakamura ,  Toshio Maeda ,  Osamu Kasahara ,  Hiromichi Enami ,  Atsushi Ogishima ,  Masaki Nagao ,  Michimasa Funabashi ,  Yasuo Kiguchi ,  Masayuki Kojima ,  Atsuyoshi Koike ,  Hiroyuki Miyazawa ,  Masato Sadaoka ,  Kazuya Kadota ,  Tadashi Chikahara ,  Kazuo Nojiri ,  Yutaka Kobayashi

发明人： Jun Murata ,  Yoshitaka Tadaki ,  Hiroko Kaneko ,  Toshihiro Sekiguchi ,  Hiroyuki Uchiyama ,  Hisashi Nakamura ,  Toshio Maeda ,  Osamu Kasahara ,  Hiromichi Enami ,  Atsushi Ogishima ,  Masaki Nagao ,  Michimasa Funabashi ,  Yasuo Kiguchi ,  Masayuki Kojima ,  Atsuyoshi Koike ,  Hiroyuki Miyazawa ,  Masato Sadaoka ,  Kazuya Kadota ,  Tadashi Chikahara ,  Kazuo Nojiri ,  Yutaka Kobayashi

IPC分类号： H01L21/8234 ,  H01L27/105 ,  H01L27/08 ,  H01L29/76 ,  H01L29/94

CPC分类号： H01L27/105 ,  H01L21/823425

摘要： A semiconductor integrated circuit comprising first n-channel MISFETs constituting the memory cells of a storage system, second n-channel MISFETs constituting the peripheral circuits of the storage system, and third n-channel MISFETs constituting the output circuit among the peripheral circuits. The respective threshold voltages of the first n-channel MISFETs, the second n-channel MISFETs and the third n-channel MISFETs are decreased in that order when the respective gate lengths of those MISFETs are substantially the same.

摘要翻译： 一种半导体集成电路，包括构成存储系统的存储单元的第一n沟道MISFET，构成存储系统的外围电路的第二n沟道MISFET和构成外围电路中的输出电路的第三n沟道MISFET。 当这些MISFET的各个栅极长度基本相同时，第一n沟道MISFET，第二n沟道MISFET和第三n沟道MISFET的阈值电压依次减小。