公开(公告)号：US20070006231A1

公开(公告)日：2007-01-04

申请号：US11173326

申请日：2005-06-30

申请人： Hong Wang ,  John Shen ,  Ed Grochowski ,  James Held ,  Bryant Bigbee ,  Shivnandan Kaushik ,  Gautham Chinya ,  Xiang Zou ,  Per Hammarlund ,  Xinmin Tian ,  Anil Aggarwal ,  Scott Rodgers ,  Prashant Sethi ,  Baiju Patel ,  Richard Hankins

发明人： Hong Wang ,  John Shen ,  Ed Grochowski ,  James Held ,  Bryant Bigbee ,  Shivnandan Kaushik ,  Gautham Chinya ,  Xiang Zou ,  Per Hammarlund ,  Xinmin Tian ,  Anil Aggarwal ,  Scott Rodgers ,  Prashant Sethi ,  Baiju Patel ,  Richard Hankins

IPC分类号： G06F9/46

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30043 ,  G06F9/3005 ,  G06F9/3009 ,  G06F9/30145 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/3851 ,  G06F9/4843 ,  G06F9/4881

摘要： In an embodiment, a method is provided. The method includes managing user-level threads on a first instruction sequencer in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least 1) a field that makes reference to one or more instruction sequencers or 2) implicitly references with a pointer to code that specifically addresses one or more instruction sequencers when the code is executed.

摘要翻译： 在一个实施例中，提供了一种方法。 该方法包括响应于在应用级程序的控制下对第二指令定序器执行用户级指令来管理第一指令定序器上的用户级线程。 在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。 第一用户级指令至少具有1）引用一个或多个指令定序器的字段，或者2）使用指向代码执行代码时特定寻址一个或多个指令定序器的代码的指针进行隐式引用。

公开(公告)号：US20150032998A1

公开(公告)日：2015-01-29

申请号：US13997243

申请日：2012-02-02

申请人： Ravi Rajwar ,  Martin G. Dixon ,  Konrad K. Lai ,  Alexandre J. Farcy ,  Bret L. Toll ,  Robert S. Chappell ,  Matthew C. Merten ,  Rajesh S. Parthasarathy ,  Per Hammarlund

发明人： Ravi Rajwar ,  Martin G. Dixon ,  Konrad K. Lai ,  Alexandre J. Farcy ,  Bret L. Toll ,  Robert S. Chappell ,  Matthew C. Merten ,  Rajesh S. Parthasarathy ,  Per Hammarlund

IPC分类号： G06F9/30

CPC分类号： G06F9/30181 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/30145 ,  G06F9/3834 ,  G06F9/3851 ,  G06F9/3859

摘要： An apparatus and method is described herein for providing speculation control instructions. An xAcquire and xRelease instruction are provided to define a critical section. In one embodiment, the xAcquire instruction includes a lock instruction with an elision prefix and the xRelease instruction includes a lock release instruction with an elision prefix. As a result, a processor is able to elide locks and transactionally execute a critical section defined in software by xAcquire and xRelease. But by adding only prefix hints, legacy processor are able to execute the same code by just ignoring the hints and executing the critical section traditionally with locks to guarantee mutual exclusion. Moreover, xBegin and xEnd are similarly provided for in an Instruction Set Architecture (ISA) to define a transactional code region. In addition, other control speculation instructions, such as xAbort to enable explicit abort of a critical or transactional code section and xTest to test a state of speculative execution is also provided in the ISA.

摘要翻译： 这里描述了一种用于提供猜测控制指令的装置和方法。 提供xAcquire和xRelease指令来定义关键部分。 在一个实施例中，xAcquire指令包括具有检验前缀的锁定指令，并且xRelease指令包括具有检验前缀的锁定释放指令。 因此，处理器能够通过xAcquire和xRelease来删除锁定和事务性地执行在软件中定义的关键部分。 但是通过仅添加前缀提示，传统处理器能够通过忽略提示并执行传统的锁定关键部分来保证互斥，从而执行相同的代码。 此外，xBegin和xEnd在指令集架构（ISA）中类似地提供以定义事务代码区域。 此外，还在ISA中提供了其他控制推测指令，例如xAbort，以实现关键或事务代码段的显示中止，以及xTest测试推测执行状态。

公开(公告)号：US08984199B2

公开(公告)日：2015-03-17

申请号：US10631522

申请日：2003-07-31

申请人： Per Hammarlund ,  James B. Crossland ,  Shivnandan D. Kaushik ,  Anil Aggarwal

发明人： Per Hammarlund ,  James B. Crossland ,  Shivnandan D. Kaushik ,  Anil Aggarwal

IPC分类号： G06F13/24 ,  G06F13/32 ,  G06F9/48 ,  G06F9/54

CPC分类号： G06F9/4812 ,  G06F9/544

摘要： According to an embodiment of the invention, a method and apparatus for inter-processor interrupts in a multi-processor system are described. An embodiment comprises writing an inter-processor interrupt request to a first memory location; monitoring the first memory location; detecting the inter-processor interrupt request in the first memory location; calling a function for the inter-processor interrupt request; and performing the function for the inter-processor interrupt request.

摘要翻译： 根据本发明的实施例，描述了用于多处理器系统中的处理器间中断的方法和装置。 一个实施例包括将处理器间中断请求写入第一存储器位置; 监控第一个内存位置; 检测第一存储器位置中的处理器间中断请求; 调用处理器间中断请求的功能; 并执行处理器间中断请求的功能。

公开(公告)号：US08607241B2

公开(公告)日：2013-12-10

申请号：US10880638

申请日：2004-06-30

申请人： Bratin Saha ,  Matthew C. Merten ,  Per Hammarlund

发明人： Bratin Saha ,  Matthew C. Merten ,  Per Hammarlund

IPC分类号： G06F9/46 ,  G06F9/30 ,  G06F9/40 ,  G06F7/38 ,  G06F9/00 ,  G06F9/44

CPC分类号： G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3857 ,  G06F9/526 ,  G06F2209/521

摘要： A method, apparatus, and system are provided for performing compare and exchange operations using a sleep-wakeup mechanism. According to one embodiment, an instruction at a processor is executed to help acquire a lock on behalf of the processor. If the lock is unavailable to be acquired by the processor, the instruction is put to sleep until an event has occurred.

摘要翻译： 提供了一种使用睡眠 - 唤醒机制​​执行比较和交换操作的方法，装置和系统。 根据一个实施例，执行处理器处的指令以帮助代表处理器获取锁定。 如果锁不能由处理器获取，则指令将进入休眠状态，直到发生事件为止。

公开(公告)号：US08171321B2

公开(公告)日：2012-05-01

申请号：US11964439

申请日：2007-12-26

申请人： Arvind Kumar ,  Per Hammarlund ,  Glenn Hinton ,  Johan G. Van De Groenendaal

发明人： Arvind Kumar ,  Per Hammarlund ,  Glenn Hinton ,  Johan G. Van De Groenendaal

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3209 ,  Y02D10/171

摘要： A low cost, low power consumption scalable architecture is provided to allow a computer system to be managed remotely during all system power states. In a lowest power state, power is only applied to minimum logic necessary to examine a network packet. Power is applied for a short period of time to an execution subsystem and one of a plurality of cores selected to handle processing of received service requests. After processing the received service requests, the computer system returns to the lowest power state.

摘要翻译： 提供了低成本，低功耗的可扩展架构，以允许在所有系统电源状态期间远程管理计算机系统。 在最低功率状态下，功率仅适用于检查网络分组所需的最小逻辑。 将电力短时间施加到执行子系统，并且被选择用于处理所接收的服务请求的处理的多个核心中的一个。 在处理接收到的服务请求之后，计算机系统返回到最低功率状态。

公开(公告)号：US07882339B2

公开(公告)日：2011-02-01

申请号：US11165639

申请日：2005-06-23

申请人： Quinn A. Jacobson ,  Hong Wang ,  John Shen ,  Gautham N. Chinya ,  Per Hammarlund ,  Xiang Zou ,  Bryant Bigbee ,  Shivnandan D. Kaushik

发明人： Quinn A. Jacobson ,  Hong Wang ,  John Shen ,  Gautham N. Chinya ,  Per Hammarlund ,  Xiang Zou ,  Bryant Bigbee ,  Shivnandan D. Kaushik

IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F15/00

CPC分类号： G06F9/526 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3861

摘要： A processor may include an address monitor table and an atomic update table to support speculative threading. The processor may also include one or more registers to maintain state associated with execution of speculative threads. The processor may support one or more of the following primitives: an instruction to write to a register of the state, an instruction to trigger the committing of buffered memory updates, an instruction to read the a status register of the state, and/or an instruction to clear one of the state bits associated with trap/exception/interrupt handling. Other embodiments are also described and claimed.

摘要翻译： 处理器可以包括地址监视表和原子更新表以支持推测性线程。 处理器还可以包括一个或多个寄存器以维持与推测线程的执行相关联的状态。 处理器可以支持以下一个或多个原语：写入状态寄存器的指令，触发提交缓冲存储器更新的指令，读取状态状态寄存器的指令和/或 指令清除与陷阱/异常/中断处理相关联的状态位之一。 还描述和要求保护其他实施例。

公开(公告)号：US20100332811A1

公开(公告)日：2010-12-30

申请号：US12879898

申请日：2010-09-10

申请人： Hong Wang ,  Tor M. Aamodt ,  Pedro Marcuello ,  Jared W. Stark, IV ,  John P. Shen ,  Antonio Gonzalez ,  Per Hammarlund ,  Gerolf F. Hoflehner ,  Perry H. Wang ,  Steve Shih-wei Liao

发明人： Hong Wang ,  Tor M. Aamodt ,  Pedro Marcuello ,  Jared W. Stark, IV ,  John P. Shen ,  Antonio Gonzalez ,  Per Hammarlund ,  Gerolf F. Hoflehner ,  Perry H. Wang ,  Steve Shih-wei Liao

IPC分类号： G06F9/38

CPC分类号： G06F9/4843 ,  G06F8/433 ,  G06F9/3009 ,  G06F9/3808 ,  G06F9/3832 ,  G06F9/3842 ,  G06F9/3851

摘要： The latencies associated with retrieving instruction information for a main thread are decreased through the use of a simultaneous helper thread. The helper thread is a speculative prefetch thread to perform instruction prefetch and/or trace pre-build for the main thread.

摘要翻译： 通过使用同时提供的线程来减少与检索主线程的指令信息相关的延迟。 辅助线程是用于为主线程执行指令预取和/或跟踪预构建的推测性预取线程。

公开(公告)号：US07844801B2

公开(公告)日：2010-11-30

申请号：US10632431

申请日：2003-07-31

申请人： Hong Wang ,  Perry H. Wang ,  Jeffery A. Brown ,  Per Hammarlund ,  George Z. Chrysos ,  Doron Orenstein ,  Steve Shih-wei Liao ,  John P. Shen

发明人： Hong Wang ,  Perry H. Wang ,  Jeffery A. Brown ,  Per Hammarlund ,  George Z. Chrysos ,  Doron Orenstein ,  Steve Shih-wei Liao ,  John P. Shen

IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F9/44

CPC分类号： G06F9/3842 ,  G06F9/383 ,  G06F9/3851 ,  G06F12/0862

摘要： Apparatus, system and methods are provided for performing speculative data prefetching in a chip multiprocessor (CMP). Data is prefetched by a helper thread that runs on one core of the CMP while a main program runs concurrently on another core of the CMP. Data prefetched by the helper thread is provided to the helper core. For one embodiment, the data prefetched by the helper thread is pushed to the main core. It may or may not be provided to the helper core as well. A push of prefetched data to the main core may occur during a broadcast of the data to all cores of an affinity group. For at least one other embodiment, the data prefetched by a helper thread is provided, upon request from the main core, to the main core from the helper core's local cache.

摘要翻译： 提供了用于在芯片多处理器（CMP）中执行推测性数据预取的装置，系统和方法。 数据由在CMP的一个核心上运行的辅助线程预取，而主程序在CMP的另一个核心上同时运行。 由辅助线程预取的数据被提供给辅助核心。 对于一个实施例，由辅助线程预取的数据被推送到主核心。 它也可以也可以不被提供给辅助核心。 在将数据广播到亲和组的所有核心的过程中，可能会将预取数据推送到主核心。 对于至少另一个实施例，根据主核心的请求，从辅助核心的本地高速缓存提供由辅助线程预取的数据到主核心。

公开(公告)号：US07562206B2

公开(公告)日：2009-07-14

申请号：US11323043

申请日：2005-12-30

申请人： Avinash Sodani ,  Alexandre J. Farcy ,  Stephan J. Jourdan ,  Per Hammarlund ,  Mark C. Davis

发明人： Avinash Sodani ,  Alexandre J. Farcy ,  Stephan J. Jourdan ,  Per Hammarlund ,  Mark C. Davis

IPC分类号： G06F9/30

CPC分类号： G06F9/30101 ,  G06F9/3012 ,  G06F9/3828 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3844 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3885 ,  G06F9/3891

摘要： Microarchitecture policies and structures to predict execution clusters and facilitate inter-cluster communication are disclosed. In disclosed embodiments, sequentially ordered instructions are decoded into micro-operations. Execution of one set of micro-operations is predicted to involve execution resources to perform memory access operations and inter-cluster communication, but not to perform branching operations. Execution of a second set of micro-operations is predicted to involve execution resources to perform branching operations but not to perform memory access operations. The micro-operations are partitioned for execution in accordance with these predictions, the first set of micro-operations to a first cluster of execution resources and the second set of micro-operations to a second cluster of execution resources. The first and second sets of micro-operations are executed out of sequential order and are retired to represent their sequential instruction ordering.

摘要翻译： 公开了用于预测执行群集并促进群集间通信的微架构策略和结构。 在所公开的实施例中，顺序排序的指令被解码成微操作。 预计执行一组微操作涉及执行资源以执行存储器访问操作和集群间通信，但不执行分支操作。 预计第二组微操作的执行涉及执行资源以执行分支操作，但不执行存储器访问操作。 根据这些预测将微操作划分为执行，即第一组执行资源的第一组微操作和第二组执行资源的第二组微操作。 第一组和第二组微操作按顺序执行，并退出以表示其顺序指令排序。

公开(公告)号：US07404067B2

公开(公告)日：2008-07-22

申请号：US10658072

申请日：2003-09-08

申请人： Tor M. Aamodt ,  Hong Wang ,  Per Hammarlund ,  John P. Shen ,  Steve Shih-wei Liao ,  Perry H. Wang

发明人： Tor M. Aamodt ,  Hong Wang ,  Per Hammarlund ,  John P. Shen ,  Steve Shih-wei Liao ,  Perry H. Wang

IPC分类号： G06F9/38 ,  G06F9/46

CPC分类号： G06F9/3842 ,  G06F9/30101 ,  G06F9/3802 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3859

摘要： Embodiments of an apparatus, system and method enhance the efficiency of processor resource utilization during instruction prefetching via one or more speculative threads. Renamer logic and a map table are utilized to perform filtering of instructions in a speculative thread instruction stream. The map table includes a yes-a-thing bit to indicate whether the associated physical register's content reflects the value that would be computed by the main thread. A thread progress beacon table is utilized to track relative progress of a main thread and a speculative helper thread. Based upon information in the thread progress beacon table, the main thread may effect termination of a helper thread that is not likely to provide a performance benefit for the main thread.

摘要翻译： 装置，系统和方法的实施例通过一个或多个推测性线程增强在指令预取期间处理器资源利用的效率。 利用重命名逻辑和映射表来对推测性线程指令流中的指令进行滤波。 映射表包括一个肯定事件位，用于指示相关联的物理寄存器的内容是否反映由主线程计算的值。 线程进度信标表用于跟踪主线程和推测式辅助线程的相对进度。 基于线程进度信标表中的信息，主线程可能会影响不太可能为主线程提供性能优势的辅助线程的终止。