公开(公告)号：US20110267874A1

公开(公告)日：2011-11-03

申请号：US12769995

申请日：2010-04-29

申请人： Kyungho Ryu ,  Jisu Kim ,  Seong-Ook Jung ,  Seung H. Kang

发明人： Kyungho Ryu ,  Jisu Kim ,  Seong-Ook Jung ,  Seung H. Kang

IPC分类号： G11C11/00 ,  H01F7/06 ,  G11C7/22 ,  G11C8/08

CPC分类号： G11C11/1675 ,  G11C11/1659 ,  H01L43/12 ,  Y10T29/4902

摘要： In a Spin Transfer Torque Magnetoresistive Random Access Memory (STT-MRAM) a bit cell array can have a source line substantially parallel to a word line. The source line can be substantially perpendicular to bit lines. A source line control unit includes a common source line driver and a source line selector configured to select individual ones of the source lines. The source line driver and source line selector can be coupled in multiplexed relation. A bit line control unit includes a common bit line driver and a bit line selector in multiplexed relation. The bit line control unit includes a positive channel metal oxide semiconductor (PMOS) element coupled between the common source line driver and bit line select lines and bit lines.

摘要翻译： 在自旋转移力矩磁阻随机存取存储器（STT-MRAM）中，位单元阵列可以具有基本上平行于字线的源极线。 源极线可以基本上垂直于位线。 源极线控制单元包括公共源极线驱动器和被配置为选择各个源极线的源极线选择器。 源极线驱动器和源极线选择器可以以多路复用关系耦合。 位线控制单元包括公共位线驱动器和复用关系的位线选择器。 位线控制单元包括耦合在公共源线驱动器和位线选择线和位线之间的正沟道金属氧化物半导体（PMOS）元件。

公开(公告)号：US08693272B2

公开(公告)日：2014-04-08

申请号：US13173641

申请日：2011-06-30

申请人： Seong-Ook Jung ,  Jisu Kim ,  Kyungho Ryu ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Kyungho Ryu ,  Seung H. Kang

IPC分类号： G11C7/00

CPC分类号： G11C7/067 ,  G11C7/12 ,  G11C11/1655 ,  G11C11/1673 ,  G11C11/4091 ,  G11C13/004 ,  G11C16/26 ,  G11C2207/002

摘要： A circuit includes a degeneration p-channel metal-oxide-semiconductor (PMOS) transistor, a load PMOS transistor, and a clamp transistor configured to clamp a voltage applied to a resistance based memory element during a sensing operation. A gate of the load PMOS transistor is controlled by an output of an operational amplifier.

摘要翻译： 电路包括退化的p沟道金属氧化物半导体（PMOS）晶体管，负载PMOS晶体管和钳位晶体管，其被配置为在感测操作期间钳位施加到基于电阻的存储元件的电压。 负载PMOS晶体管的栅极由运算放大器的输出控制。

公开(公告)号：US20130002352A1

公开(公告)日：2013-01-03

申请号：US13173641

申请日：2011-06-30

申请人： Seong-Ook Jung ,  Jisu Kim ,  Kyungho Ryu ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Kyungho Ryu ,  Seung H. Kang

IPC分类号： H03F3/45

CPC分类号： G11C7/067 ,  G11C7/12 ,  G11C11/1655 ,  G11C11/1673 ,  G11C11/4091 ,  G11C13/004 ,  G11C16/26 ,  G11C2207/002

摘要： A circuit includes a degeneration p-channel metal-oxide-semiconductor (PMOS) transistor, a load PMOS transistor, and a clamp transistor configured to clamp a voltage applied to a resistance based memory element during a sensing operation. A gate of the load PMOS transistor is controlled by an output of an operational amplifier.

摘要翻译： 电路包括退化的p沟道金属氧化物半导体（PMOS）晶体管，负载PMOS晶体管和钳位晶体管，其被配置为在感测操作期间钳位施加到基于电阻的存储元件的电压。 负载PMOS晶体管的栅极由运算放大器的输出控制。

公开(公告)号：US08432727B2

公开(公告)日：2013-04-30

申请号：US12769995

申请日：2010-04-29

申请人： Kyungho Ryu ,  Jisu Kim ,  Seong-Ook Jung ,  Seung H. Kang

发明人： Kyungho Ryu ,  Jisu Kim ,  Seong-Ook Jung ,  Seung H. Kang

IPC分类号： G11C11/00

CPC分类号： G11C11/1675 ,  G11C11/1659 ,  H01L43/12 ,  Y10T29/4902

摘要： In a Spin Transfer Torque Magnetoresistive Random Access Memory (STT-MRAM) a bit cell array can have a source line substantially parallel to a word line. The source line can be substantially perpendicular to bit lines. A source line control unit includes a common source line driver and a source line selector configured to select individual ones of the source lines. The source line driver and source line selector can be coupled in multiplexed relation. A bit line control unit includes a common bit line driver and a bit line selector in multiplexed relation. The bit line control unit includes a positive channel metal oxide semiconductor (PMOS) element coupled between the common source line driver and bit line select lines and bit lines.

摘要翻译： 在自旋转移力矩磁阻随机存取存储器（STT-MRAM）中，位单元阵列可以具有基本上平行于字线的源极线。 源极线可以基本上垂直于位线。 源极线控制单元包括公共源极线驱动器和被配置为选择各个源极线的源极线选择器。 源极线驱动器和源极线选择器可以以多路复用关系耦合。 位线控制单元包括公共位线驱动器和复用关系的位线选择器。 位线控制单元包括耦合在公共源线驱动器和位线选择线和位线之间的正沟道金属氧化物半导体（PMOS）元件。

公开(公告)号：US08423329B2

公开(公告)日：2013-04-16

申请号：US12691415

申请日：2010-01-21

申请人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F2217/10 ,  G11C7/02 ,  G11C7/06 ,  G11C11/1673

摘要： Systems and methods of resistance-based memory circuit parameter adjustment are disclosed. In a particular embodiment, a method of determining a set of parameters of a resistance-based memory circuit includes determining a range of sizes for a clamp transistor and selecting a set of clamp transistors having sizes within the determined range of sizes. For each clamp transistor in the set of clamp transistors, a simulation may be executed to generate a first contour graph representing current values over a range of statistical values. The first contour graph may be used to identify a read disturbance area and a design range of the gate voltage of the clamp transistor and a load of the clamp transistor. The method may execute a simulation to generate a second contour graph representing sense margin over a range of statistical values of the gate voltage of the clamp transistor and the load of the clamp transistor. A sense margin may be selected based on the second contour graph that also satisfies the design range of the first contour graph. A sense margin may be determined for a selected clamp transistor in the set of transistors and the corresponding gate voltage and the load of the selected clamp transistor is determined based on the determined sense margin.

摘要翻译： 公开了基于电阻的存储器电路参数调整的系统和方法。 在特定实施例中，确定基于电阻的存储器电路的一组参数的方法包括确定钳位晶体管的尺寸范围，并选择尺寸在所确定的尺寸范围内的一组钳位晶体管。 对于钳位晶体管组中的每个钳位晶体管，可以执行仿真以生成表示一定范围的统计值的当前值的第一轮廓图。 第一轮廓图可以用于识别钳位晶体管的栅极电压和钳位晶体管的负载的读取扰动区域和设计范围。 该方法可以执行仿真以产生表示钳位晶体管的栅极电压和钳位晶体管的负载的统计值范围内的检测余量的第二轮廓图。 可以基于也满足第一轮廓图的设计范围的第二轮廓图来选择感测余量。 可以针对晶体管组中的选定的钳位晶体管确定感测余量，并且基于所确定的感测余量来确定相应的栅极电压，并且选择的钳位晶体管的负载被确定。

公开(公告)号：US07813166B2

公开(公告)日：2010-10-12

申请号：US12164436

申请日：2008-06-30

申请人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon

发明人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon

IPC分类号： G11C7/00

CPC分类号： G11C7/14 ,  G11C11/1673 ,  G11C13/0002 ,  G11C13/004 ,  G11C2013/0054

摘要： Systems and methods of controlled value reference signals of resistance based memory circuits are disclosed. In a particular embodiment, a circuit device is disclosed that includes a first input configured to receive a reference control signal. The circuit device also includes an output responsive to the first input to selectively provide a controlled value reference voltage to a sense amplifier coupled to a resistance based memory cell.

摘要翻译： 公开了基于电阻的存储器电路的受控值参考信号的系统和方法。 在特定实施例中，公开了一种电路装置，其包括被配置为接收参考控制信号的第一输入。 电路装置还包括响应于第一输入的输出，以选择性地向耦合到基于电阻的存储器单元的读出放大器提供受控值参考电压。

公开(公告)号：US20110178768A1

公开(公告)日：2011-07-21

申请号：US12691415

申请日：2010-01-21

申请人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang

IPC分类号： G11C11/00 ,  H03F3/45 ,  G11C7/02 ,  G06F17/18

CPC分类号： G06F17/5036 ,  G06F2217/10 ,  G11C7/02 ,  G11C7/06 ,  G11C11/1673

摘要： Systems and methods of resistance-based memory circuit parameter adjustment are disclosed. In a particular embodiment, a method of determining a set of parameters of a resistance-based memory circuit includes determining a range of sizes for a clamp transistor and selecting a set of clamp transistors having sizes within the determined range of sizes. For each clamp transistor in the set of clamp transistors, a simulation may be executed to generate a first contour graph representing current values over a range of statistical values. The first contour graph may be used to identify a read disturbance area and a design range of the gate voltage of the clamp transistor and a load of the clamp transistor. The method may execute a simulation to generate a second contour graph representing sense margin over a range of statistical values of the gate voltage of the clamp transistor and the load of the clamp transistor. A sense margin may be selected based on the second contour graph that also satisfies the design range of the first contour graph. A sense margin may be determined for a selected clamp transistor in the set of transistors and the corresponding gate voltage and the load of the selected clamp transistor is determined based on the determined sense margin.

摘要翻译： 公开了基于电阻的存储器电路参数调整的系统和方法。 在特定实施例中，确定基于电阻的存储器电路的一组参数的方法包括确定钳位晶体管的尺寸范围，并选择尺寸在所确定的尺寸范围内的一组钳位晶体管。 对于钳位晶体管组中的每个钳位晶体管，可以执行仿真以生成表示一定范围的统计值的当前值的第一轮廓图。 第一轮廓图可以用于识别钳位晶体管的栅极电压和钳位晶体管的负载的读取扰动区域和设计范围。 该方法可以执行仿真以产生表示钳位晶体管的栅极电压和钳位晶体管的负载的统计值范围内的检测余量的第二轮廓图。 可以基于也满足第一轮廓图的设计范围的第二轮廓图来选择感测余量。 可以针对晶体管组中的选定的钳位晶体管确定感测余量，并且基于所确定的感测余量来确定对应的栅极电压并且选择钳位晶体管的负载。

公开(公告)号：US20100157654A1

公开(公告)日：2010-06-24

申请号：US12338297

申请日：2008-12-18

申请人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

发明人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

IPC分类号： G11C11/00 ,  G11C11/14 ,  G11C7/00 ,  G11C7/06

CPC分类号： G11C7/14 ,  G11C7/12 ,  G11C11/1673

摘要： A resistance based memory circuit is disclosed. The circuit includes a first transistor load of a data cell and a bit line adapted to detect a first logic state. The bit line is coupled to the first transistor load and coupled to a data cell having a magnetic tunnel junction (MTJ) structure. The bit line is adapted to detect data having a logic one value when the bit line has a first voltage value, and to detect data having a logic zero value when the bit line has a second voltage value. The circuit further includes a second transistor load of a reference cell. The second transistor load is coupled to the first transistor load, and the second transistor load has an associated reference voltage value. A characteristic of the first transistor load, such as transistor width, is adjustable to modify the first voltage value and the second voltage value without substantially changing the reference voltage value.

摘要翻译： 公开了一种基于电阻的存储器电路。 电路包括数据单元的第一晶体管负载和适于检测第一逻辑状态的位线。 位线耦合到第一晶体管负载并耦合到具有磁隧道结（MTJ）结构的数据单元。 当位线具有第一电压值时，位线适于检测具有逻辑1值的数据，并且当位线具有第二电压值时检测具有逻辑零值的数据。 电路还包括参考单元的第二晶体管负载。 第二晶体管负载耦合到第一晶体管负载，并且第二晶体管负载具有相关联的参考电压值。 第一晶体管负载（例如晶体管宽度）的特性是可调节的，以修改第一电压值和第二电压值，而基本上不改变参考电压值。

公开(公告)号：US08335101B2

公开(公告)日：2012-12-18

申请号：US12691252

申请日：2010-01-21

申请人： Seong-Ook Jung ,  Jisu Kim ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Seung H. Kang

IPC分类号： G11C11/00

CPC分类号： G11C11/16 ,  G11C11/1673

摘要： A resistance-based memory with a reduced voltage I/O device is disclosed. In a particular embodiment, a circuit includes a data path including a first resistive memory cell and a first load transistor. A reference path includes a second resistive memory cell and a second load transistor. The first load transistor and the second load transistor are input and output (I/O) transistors adapted to operate at a load supply voltage similar to a core supply voltage of a core transistor within the circuit.

摘要翻译： 公开了一种具有降压I / O装置的基于电阻的存储器。 在特定实施例中，电路包括包括第一电阻存储器单元和第一负载晶体管的数据路径。 参考路径包括第二电阻存储器单元和第二负载晶体管。 第一负载晶体管和第二负载晶体管是适于在类似于电路内的核心晶体管的核心电源电压的负载电源电压下工作的输入和输出（I / O）晶体管。

公开(公告)号：US08154903B2

公开(公告)日：2012-04-10

申请号：US12486089

申请日：2009-06-17

申请人： Seong-Ook Jung ,  Jisu Kim ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Jisu Kim ,  Seung H. Kang

IPC分类号： G11C11/00

CPC分类号： G11C7/062 ,  G11C11/1673

摘要： A sensing circuit is disclosed. The sensing circuit includes a first path including a first resistive memory device and a second path including a reference resistive memory device. The first path is coupled to a first split path including a first load transistor and to a second split path including a second load transistor. The second path is coupled to a third split path including a third load transistor and to a fourth split path including a fourth load transistor.

摘要翻译： 公开了一种感测电路。 感测电路包括第一路径，其包括第一电阻性存储器件和包括参考电阻存储器件的第二路径。 第一路径被耦合到包括第一负载晶体管和包括第二负载晶体管的第二分路的第一分路。 第二路径被耦合到包括第三负载晶体管的第三分路，以及包括第四负载晶体管的第四分路。