公开(公告)号：US09196384B2

公开(公告)日：2015-11-24

申请号：US13730429

申请日：2012-12-28

申请人： Theodore Z. Schoenborn ,  Christopher P. Mozak

发明人： Theodore Z. Schoenborn ,  Christopher P. Mozak

IPC分类号： G06F11/00 ,  G11C29/50 ,  G11C29/06

CPC分类号： G11C29/50 ,  G11C29/06 ,  G11C2029/5002

摘要： A memory subsystem can test a memory device in situ, testing the performance of parameters of operation the device in the system it is built into during production. Thus, the system can detect the specific values that will work for one or more operating parameters for the memory device in actual runtime. A test component embedded in the memory subsystem can perform a stress test and identify specific bits or lines of memory that experience failure under one or more stresses. The system can then map out the failed bits or lines to prevent the bits/lines from being used in runtime of the system.

摘要翻译： 存储器子系统可以原位测试存储器件，测试在生产过程中内置的系统中的器件的操作参数的性能。 因此，系统可以在实际的运行时间内检测可用于存储器件的一个或多个操作参数的特定值。 嵌入在存储器子系统中的测试组件可以执行压力测试并识别在一个或多个应力下经历故障的特定位或存储器行。 然后，系统可以映射失败的位或行，以防止在系统运行时使用位/线。

公开(公告)号：US08868992B2

公开(公告)日：2014-10-21

申请号：US12651252

申请日：2009-12-31

申请人： Bryan L. Spry ,  Theodore Z. Schoenborn ,  Philip Abraham ,  Christopher P. Mozak ,  David G. Ellis ,  Jay J. Nejedlo ,  Bruce Querbach ,  Zvika Greenfield ,  Rony Ghattas ,  Jayasekhar Tholiyil ,  Charles D. Lucas ,  Christopher E. Yunker

发明人： Bryan L. Spry ,  Theodore Z. Schoenborn ,  Philip Abraham ,  Christopher P. Mozak ,  David G. Ellis ,  Jay J. Nejedlo ,  Bruce Querbach ,  Zvika Greenfield ,  Rony Ghattas ,  Jayasekhar Tholiyil ,  Charles D. Lucas ,  Christopher E. Yunker

IPC分类号： G06F11/00 ,  G11C29/08

CPC分类号： G11C29/08 ,  G11C29/10 ,  G11C29/44

摘要： REUT (Robust Electrical Unified Testing) for memory links is introduced which speeds testing, tool development, and debug. In addition it provides training hooks that have enough performance to be used by BIOS to train parameters and conditions that have not been possible with past implementations. Address pattern generation circuitry is also disclosed.

摘要翻译： 引入了用于存储器链接的REUT（鲁棒电气统一测试），可以加速测试，开发和调试。 此外，它还提供了具有足够性能的训练钩子，以供BIOS使用，以训练过去实施中不可能的参数和条件。 还公开了地址图案生成电路。

公开(公告)号：US20140229666A1

公开(公告)日：2014-08-14

申请号：US13763511

申请日：2013-02-08

申请人： Theodore Z. Schoenborn ,  Christopher P. Mozak

发明人： Theodore Z. Schoenborn ,  Christopher P. Mozak

IPC分类号： G06F3/06

CPC分类号： G11C11/4093 ,  G11C11/4074 ,  G11C11/4076 ,  G11C11/4096 ,  G11C29/06 ,  G11C29/56 ,  G11C2029/0401

摘要： A memory subsystem empirically tests performance parameters of I/O with a memory device. Based on the empirical testing, the memory subsystem can set the performance parameters specific to the system in which the memory subsystem is included. A test system performs the testing. For each of multiple different settings for multiple different I/O circuit parameters, the test system sets a value for each I/O circuit parameter, generates test traffic to stress test the memory device with the parameter value(s), and measures an operating margin for the I/O performance characteristic. The test system further executes a search function to determine values for each I/O circuit parameter at which the operating margin meets a minimum threshold and performance of at least one of the I/O circuit parameters is increased. The memory subsystem sets runtime values for the I/O circuit parameters based on the search function.

摘要翻译： 内存子系统通过内存设备经验性地测试I / O的性能参数。 基于经验测试，存储器子系统可以设置特定于包含存储器子系统的系统的性能参数。 测试系统执行测试。 对于多个不同I / O电路参数的多个不同设置中的每一个，测试系统为每个I / O电路参数设置一个值，生成测试流量以用参数值对存储器件进行压力测试，并测量操作 裕量为I / O性能特点。 测试系统进一步执行搜索功能以确定每个I / O电路参数的值，在该参数下操作裕度满足最小阈值，并且至少一个I / O电路参数的性能提高。 内存子系统根据搜索功能设置I / O电路参数的运行时间值。

公开(公告)号：US20140006703A1

公开(公告)日：2014-01-02

申请号：US13539415

申请日：2012-06-30

申请人： Kuljit S. Bains ,  John B. Halbert ,  Christopher P. Mozak ,  Theodore Z. Schoenborn ,  Zvika Greenfield

发明人： Kuljit S. Bains ,  John B. Halbert ,  Christopher P. Mozak ,  Theodore Z. Schoenborn ,  Zvika Greenfield

IPC分类号： G11C11/406

CPC分类号： G11C11/4091 ,  G06F3/0619 ,  G06F3/0659 ,  G06F3/0673 ,  G06F2212/7211 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A memory controller issues a targeted refresh command. A specific row of a memory device can be the target of repeated accesses. When the row is accessed repeatedly within a time threshold (also referred to as “hammered” or a “row hammer event”), physically adjacent row (a “victim” row) may experience data corruption. The memory controller receives an indication of a row hammer event, identifies the row associated with the row hammer event, and sends one or more commands to the memory device to cause the memory device to perform a targeted refresh that will refresh the victim row.

公开(公告)号：US07747888B2

公开(公告)日：2010-06-29

申请号：US11978849

申请日：2007-10-30

申请人： Tim Frodsham ,  Michael J. Tripp ,  David J. O'Brien ,  Muraleedhara Navada ,  Naveen Cherukuri ,  Sanjay Dabral ,  David S. Dunning ,  Theodore Z. Schoenborn

发明人： Tim Frodsham ,  Michael J. Tripp ,  David J. O'Brien ,  Muraleedhara Navada ,  Naveen Cherukuri ,  Sanjay Dabral ,  David S. Dunning ,  Theodore Z. Schoenborn

IPC分类号： G06F1/12 ,  G06F1/14

CPC分类号： G06F13/4273 ,  G06F5/06

摘要： A technique for promoting determinism among bus agents within a point-to-point (PtP) network. More particularly, embodiments of the invention relate to techniques to compensate for link latency, data skew, and clock shift within a PtP network of common system interface (CSI) bus agents.

摘要翻译： 一种促进点对点（PtP）网络中总线代理之间确定性的技术。 更具体地，本发明的实施例涉及补偿公共系统接口（CSI）总线代理的PtP网络内的链路延迟，数据偏移和时钟偏移的技术。

公开(公告)号：US07711878B2

公开(公告)日：2010-05-04

申请号：US10851369

申请日：2004-05-21

申请人： Naveen Cherukuri ,  Sanjay Dabral ,  David S. Dunning ,  Tim Frodsham ,  Theodore Z. Schoenborn

发明人： Naveen Cherukuri ,  Sanjay Dabral ,  David S. Dunning ,  Tim Frodsham ,  Theodore Z. Schoenborn

IPC分类号： G06F13/42 ,  G08C25/02 ,  H04L1/18 ,  G06F15/16

CPC分类号： G06F13/4273

摘要： A method and apparatus for advancing initialization messages when initializing an interface is presented. In one embodiment, one of a sequence of training sequence messages are sent in serial mode across the data lanes of a generally-parallel interface between two agents. When one agent correctly receives a fixed number of messages, it may begin sending its messages with an acknowledgement. Thereafter, when that agent correctly receives a fixed number of messages including an acknowledgement, that agent may advance to sending the next training sequence messages in the sequence.

摘要翻译： 提出了一种在初始化界面时推进初始化消息的方法和装置。 在一个实施例中，训练序列消息序列中的一个在两个代理之间的通常并行接口的数据通道上以串行模式发送。 当一个代理正确接收到固定数量的消息时，它可以开始发送其确认消息。 此后，当该代理正确地接收到包括确认的固定数量的消息时，该代理可以推进以顺序发送下一个训练序列消息。

公开(公告)号：US20150092828A1

公开(公告)日：2015-04-02

申请号：US14039469

申请日：2013-09-27

申请人： Nathaniel L. Desimone ,  Theodore Z. Schoenborn ,  Earl Wight ,  Duane Heller ,  Maria F. Pineda

发明人： Nathaniel L. Desimone ,  Theodore Z. Schoenborn ,  Earl Wight ,  Duane Heller ,  Maria F. Pineda

IPC分类号： H04L7/00 ,  G06F13/42 ,  H04L25/03

CPC分类号： G06F13/4221 ,  H04L25/03885 ,  H04L25/14

摘要： A system and method consistent with the present disclosure includes determining a jitter tolerance of a particular lane of a communication link corresponding to each of a plurality of equalization coefficients. Further, determining a particular equalization coefficient of the plurality of equalization coefficients that provides a maximum jitter tolerance. Next, using the particular equalization coefficient for the particular lane of the communication link during operation based on determining the particular equalization coefficient which provides the maximum jitter tolerance.

摘要翻译： 与本公开一致的系统和方法包括确定对应于多个均衡系数中的每一个的通信链路的特定通道的抖动容限。 此外，确定提供最大抖动容限的多个均衡系数的特定均衡系数。 接下来，基于确定提供最大抖动容限的特定均衡系数，在操作期间使用通信链路的特定通道的特定均衡系数。

公开(公告)号：US08761031B2

公开(公告)日：2014-06-24

申请号：US13073254

申请日：2011-03-28

申请人： Theodore Z. Schoenborn ,  Andrew W. Martwick ,  David S. Dunning

发明人： Theodore Z. Schoenborn ,  Andrew W. Martwick ,  David S. Dunning

IPC分类号： G01R31/317 ,  G06F11/27

CPC分类号： G06F11/27 ,  G01R31/31716 ,  H04L43/50

摘要： In some embodiments, a chip comprises control circuitry to provide inband signals, inband output ports, and transmitters to transmit the inband signals to the inband output ports. The control circuitry selectively includes loopback initiating commands in the inband signals. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，芯片包括控制电路，以提供带内信号，带内输出端口和发射器，以将带内信号传输到带内输出端口。 控制电路选择性地包括带内信号中的回送启动命令。 描述和要求保护其他实施例。

公开(公告)号：US08204067B2

公开(公告)日：2012-06-19

申请号：US10891348

申请日：2004-07-13

申请人： Naveen Cherukuri ,  Jeffrey R. Wilcox ,  Sanjay Dabral ,  David S. Dunning ,  Tim Frodsham ,  Theodore Z. Schoenborn

发明人： Naveen Cherukuri ,  Jeffrey R. Wilcox ,  Sanjay Dabral ,  David S. Dunning ,  Tim Frodsham ,  Theodore Z. Schoenborn

IPC分类号： H04L12/56

CPC分类号： G06F13/4018 ,  G06F13/4009 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to perform virtualization of lanes within a common system interface (CSI) link. More particularly, embodiments described herein relate to virtualizing interconnective paths between two or more electronic devices residing in an electronic network.

摘要翻译： 在公共系统接口（CSI）链路中执行通道虚拟化的技术。 更具体地，这里描述的实施例涉及虚拟化驻留在电子网络中的两个或多个电子设备之间的互连路径。

公开(公告)号：US07804890B2

公开(公告)日：2010-09-28

申请号：US11166030

申请日：2005-06-23

申请人： Muraleedhara H. Navada ,  Tim Frodsham ,  Sanjay Dabral ,  Allen Baum ,  Chris D. Matthews ,  Chris C. Gianos ,  Rahul R. Shah ,  Theodore Z. Schoenborn

发明人： Muraleedhara H. Navada ,  Tim Frodsham ,  Sanjay Dabral ,  Allen Baum ,  Chris D. Matthews ,  Chris C. Gianos ,  Rahul R. Shah ,  Theodore Z. Schoenborn

IPC分类号： H04B3/46

CPC分类号： H04L7/10 ,  H04L7/0008 ,  H04L7/0041

摘要： A discussion of improving integrated device deterministic response to test vectors. For example, limiting the transmission delay for an integrated device's response within known bounds by synchronizing an initialization training sequence to a reset deassertion. Specifically, the proposal facilitates response determinism from the DUT by synchronizing training sequences and subsequently synchronizing flit transmission to reset assertion as sampled by reference clock.

摘要翻译： 关于改进对测试矢量的集成设备确定性响应的讨论。 例如，通过将初始化训练序列同步到复位失效来限制在已知边界内的集成设备的响应的传输延迟。 具体地，该提议通过使训练序列同步并随后将颤振传输同步到由参考时钟采样的复位断言来促进来自DUT的响应确定性。