公开(公告)号：US06291112B1

公开(公告)日：2001-09-18

申请号：US09191762

申请日：1998-11-13

申请人： Chin-Lung Lin ,  Yao-Ching Ku

发明人： Chin-Lung Lin ,  Yao-Ching Ku

IPC分类号： G03F900

CPC分类号： G03F1/29

摘要： A method of automatically forming a rim PSM is provided. A first pattern comprising a conventional original pattern as a blinding layer and assist features around the conventional circuit pattern is designed. A portion of a Cr film and a portion of a phase shifting layer under the Cr film are removed with the first pattern. The removed portion of the Cr film and the removed portion of the phase shifting layer are positioned on the assist feature. A second pattern comprising the conventional circuit pattern and a half of the assist features is designed. A portion of the Cr film in positions other than on the second pattern is removed. The convention circuit pattern formed at the mask medium is defined as the blinding layer. The area of the assist features only comprise a quartz substrate that light can pass through. The other areas of the mask medium wherein the phase shifting layer remains is defined as the phase-shifting portion of the PSM.

摘要翻译： 提供了一种自动形成边缘PSM的方法。 设计了包括常规原始图案作为盲目层并且围绕常规电路图案的辅助特征的第一图案。 利用第一图案除去Cr膜的一部分和在Cr膜下面的部分相移层。 Cr膜的去除部分和移相层的去除部分位于辅助特征上。 设计包括常规电路图案和辅助特征的一半的第二图案。 除去在第二图案之外的位置中的Cr膜的一部分。 形成在掩模介质上的常规电路图形被定义为盲目层。 辅助特征的区域仅包括光可以通过的石英衬底。 其中相移层保留的掩模介质的其它区域被定义为PSM的相移部分。

公开(公告)号：US06251564B1

公开(公告)日：2001-06-26

申请号：US09312968

申请日：1999-05-17

申请人： Chin-Lung Lin ,  Yao-Ching Ku

发明人： Chin-Lung Lin ,  Yao-Ching Ku

IPC分类号： G03C500

CPC分类号： G03F7/70466 ,  G03F7/203

摘要： A method for forming a pattern with both a logic-type and, a memory-type circuit is disclosed. The method includes first providing a wafer which includes a photoresist layer, then covering the photoresist layer with a first mask including an opaque area and a first pattern area. Forming a first pattern on the photoresist layer by a first exposure. Covering the photoresist layer with a second mask after the first mask is removed. Moreover, a second pattern is printed on the photoresist layer by a second exposure. Finally, the second mask is removed. The double-exposure method will enhance the resolution of the pattern defined on the photoresist layer.

摘要翻译： 公开了一种用于形成具有逻辑类型和存储器型电路的图案的方法。 该方法包括首先提供包括光致抗蚀剂层的晶片，然后用包括不透明区域和第一图案区域的第一掩模覆盖光致抗蚀剂层。 通过第一次曝光在光致抗蚀剂层上形成第一图案。 在去除第一掩模之后用第二掩模覆盖光致抗蚀剂层。 此外，通过第二曝光将第二图案印刷在光致抗蚀剂层上。 最后，删除第二个掩码。 双曝光方法将增强在光致抗蚀剂层上限定的图案的分辨率。

公开(公告)号：US08001494B2

公开(公告)日：2011-08-16

申请号：US12250424

申请日：2008-10-13

申请人： Yung-Chin Hou ,  Ying-Chou Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yi-Kan Cheng ,  Chung-Kai Lin ,  Hsiao-Shu Chao ,  Ping-Heng Yeh ,  Min-Hong Wu ,  Yao-Ching Ku ,  Tsong-Hua Ou

发明人： Yung-Chin Hou ,  Ying-Chou Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yi-Kan Cheng ,  Chung-Kai Lin ,  Hsiao-Shu Chao ,  Ping-Heng Yeh ,  Min-Hong Wu ,  Yao-Ching Ku ,  Tsong-Hua Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F17/5081

摘要： Disclosed is a system and method for integrated circuit designs and post layout analysis. The integrated circuit design method includes providing a plurality of IC devices with various design dimensions; collecting electrical performance data of the IC devices; extracting equivalent dimensions of the IC devices; generating a shape related model to relate the equivalent dimensions to the electrical performance data of the IC devices; and creating a data refinement table using the equivalent dimensions and the electrical performance data.

摘要翻译： 公开了一种用于集成电路设计和后期布局分析的系统和方法。 集成电路设计方法包括提供具有各种设计尺寸的多个IC器件; 收集IC器件的电气性能数据; 提取IC器件的等效尺寸; 产生形状相关模型以将等效尺寸与IC器件的电性能数据相关联; 以及使用等效尺寸和电气性能数据创建数据细化表。

公开(公告)号：US07727682B2

公开(公告)日：2010-06-01

申请号：US11689242

申请日：2007-03-21

申请人： Hung-Ting Pan ,  Ken Wu ,  Luke Hsu ,  Yao-Ching Ku

发明人： Hung-Ting Pan ,  Ken Wu ,  Luke Hsu ,  Yao-Ching Ku

IPC分类号： G03F1/00

CPC分类号： G03F1/62 ,  G03F1/26 ,  G03F1/48 ,  G03F1/86

摘要： System and method for providing a passivation layer for a phase shift mask (“PSM”) are described. In one embodiment, a PSM comprises a transparent substrate; a phase shift pattern disposed on the transparent substrate; and a passivation layer disposed to substantially cover exposed surfaces of at least a portion of the phase shift pattern.

摘要翻译： 描述了用于为相移掩模（“PSM”）提供钝化层的系统和方法。 在一个实施例中，PSM包括透明基板; 设置在所述透明基板上的相移图案; 以及钝化层，其设置成基本上覆盖至少部分相移图案的暴露表面。

公开(公告)号：US20090187866A1

公开(公告)日：2009-07-23

申请号：US12016661

申请日：2008-01-18

申请人： Tsong-Hua Ou ,  Ying-Chou Cheng ,  Chia-Chi Lin ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Min-Hong Wu ,  Yih-Yuh Doong ,  Cliff Hou ,  Yao-Ching Ku

发明人： Tsong-Hua Ou ,  Ying-Chou Cheng ,  Chia-Chi Lin ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Min-Hong Wu ,  Yih-Yuh Doong ,  Cliff Hou ,  Yao-Ching Ku

IPC分类号： G06F17/50

CPC分类号： G06F17/5009 ,  G06F17/5036 ,  G06F2217/80

摘要： A system, method, and computer readable medium for generating a parameterized and characterized pattern library for use in extracting parasitics from an integrated circuit design is provided. In an embodiment, a layout of an interconnect pattern is provided. A process simulation may be performed on the interconnect pattern. In a further embodiment, the interconnect pattern is dissected into a plurality of segments taking into account OPC rules. A parasitic resistance and/or parasitic capacitance associated with the interconnect pattern may be determined by a physical model and/or field solver.

摘要翻译： 提供了一种用于从集成电路设计中产生用于提取寄生效应的参数化和表征的模式库的系统，方法和计算机可读介质。 在一个实施例中，提供了互连图案的布局。 可以在互连图案上执行过程模拟。 在另一实施例中，考虑到OPC规则，将互连图案解剖成多个段。 与互连图案相关联的寄生电阻和/或寄生电容可由物理模型和/或场求解器确定。

公开(公告)号：US20080233486A1

公开(公告)日：2008-09-25

申请号：US11689242

申请日：2007-03-21

申请人： Hung-Ting Pan ,  Ken Wu ,  Luke Hsu ,  Yao-Ching Ku

发明人： Hung-Ting Pan ,  Ken Wu ,  Luke Hsu ,  Yao-Ching Ku

IPC分类号： G03F1/00

CPC分类号： G03F1/62 ,  G03F1/26 ,  G03F1/48 ,  G03F1/86

摘要： System and method for providing a passivation layer for a phase shift mask (“PSM”) are described. In one embodiment, a PSM comprises a transparent substrate; a phase shift pattern disposed on the transparent substrate; and a passivation layer disposed to substantially cover exposed surfaces of at least a portion of the phase shift pattern.

摘要翻译： 描述了用于为相移掩模（“PSM”）提供钝化层的系统和方法。 在一个实施例中，PSM包括透明基板; 设置在所述透明基板上的相移图案; 以及钝化层，其设置成基本上覆盖至少部分相移图案的暴露表面。

公开(公告)号：US06492073B1

公开(公告)日：2002-12-10

申请号：US09839926

申请日：2001-04-23

申请人： Burn Jeng Lin ,  Ru-Gun Liu ,  Shih-Ying Chen ,  Shinn-Sheng Yu ,  Hua-Tai Lin ,  Anthony Yen ,  Yao-Ching Ku

发明人： Burn Jeng Lin ,  Ru-Gun Liu ,  Shih-Ying Chen ,  Shinn-Sheng Yu ,  Hua-Tai Lin ,  Anthony Yen ,  Yao-Ching Ku

IPC分类号： G03F900

CPC分类号： G03F1/36 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70441

摘要： A mask set of two masks and a method of using these masks in a double exposure to avoid line shortening due to optical proximity effects is described. A pattern having pattern elements comprising a number of line segments, wherein each of the line segments has one or two free ends which are not connected to other mask pattern elements is to be transferred to a layer of resist. A first mask is formed by adding line extensions to each of the free ends of the line segments. A cutting mask is formed comprising rectangles enclosing each of the line extensions wherein one of the sides of said rectangles is coincident with the corresponding free end of said line segment. The first mask has opaque regions corresponding to the extended line segments. The cutting mask has transparent regions corresponding to the cutting pattern. In another embodiment a pattern having pattern openings comprising a number of line segments. In this embodiment the cutting pattern comprises rectangles having the same width as said line segments and add length to the line segments.

摘要翻译： 描述了两个掩模的掩模组和在双重曝光中使用这些掩模以避免由于光学邻近效应引起的线缩短的方法。 具有包括多个线段的图形元素的图案，其中每个线段具有未连接到其它掩模图案元件的一个或两个自由端将被转移到抗蚀剂层。 通过向线段的每个自由端添加线延伸来形成第一掩模。 形成切割掩模，其包括围绕每个线延伸的矩形，其中所述矩形的一个侧面与所述线段的对应的自由端重合。 第一掩模具有对应于延伸线段的不透明区域。 切割掩模具有对应于切割图案的透明区域。 在另一个实施例中，具有包括多个线段的图案开口的图案。 在该实施例中，切割图案包括具有与所述线段相同宽度的矩形，并且对线段增加长度。

公开(公告)号：US6165693A

公开(公告)日：2000-12-26

申请号：US135434

申请日：1998-08-17

申请人： Chin-Lung Lin ,  Yao-Ching Ku

发明人： Chin-Lung Lin ,  Yao-Ching Ku

IPC分类号： G03F1/00 ,  G03C5/00

CPC分类号： G03F1/36

摘要： For a dense-line mask pattern, if the ratio of space width to line width is larger than 2.0 and the size of the line width is less than the exposure wave length, or for an iso-line mask pattern, if the size of the line width is less than the exposure wave length, assist features should be added and OAI should be used to increase the process window. For a dense-line mask pattern, if the ratio of space width to line width is smaller than 2.0, or for an iso-line mask pattern, if the size of the line width is larger than the exposure wavelength, no assist feature should be added.

摘要翻译： 对于密集线掩模图案，如果空间宽度与线宽的比率大于2.0，并且线宽的尺寸小于曝光波长，或者对于等线掩模图案，如果尺寸 线宽小于曝光波长，应添加辅助功能，并应使用OAI增加工艺窗口。 对于密集线掩模图案，如果空间宽度与线宽的比率小于2.0，或者对于等线掩模图案，如果线宽的大小大于曝光波长，则不应该有辅助特征 添加。

公开(公告)号：US09543406B2

公开(公告)日：2017-01-10

申请号：US13293650

申请日：2011-11-10

申请人： Hsien-Cheng Wang ,  Ming-Chang Wen ,  Chun-Kuang Chen ,  Yao-Ching Ku

发明人： Hsien-Cheng Wang ,  Ming-Chang Wen ,  Chun-Kuang Chen ,  Yao-Ching Ku

IPC分类号： H01L29/66 ,  G03F7/20 ,  H01L29/51

CPC分类号： H01L22/32 ,  G03F7/70633 ,  H01L21/265 ,  H01L29/517 ,  H01L29/66545

摘要： The overlay mark and method for making the same are described. In one embodiment, a semiconductor overlay structure includes gate stack structures formed on the semiconductor substrate and configured as an overlay mark, and a doped semiconductor substrate disposed on both sides of the gate stack structure that includes at least as much dopant as the semiconductor substrate adjacent to the gate stack structure in a device region. The doped semiconductor substrate is formed by at least three ion implantation steps.

摘要翻译： 对覆盖标记及其制作方法进行说明。 在一个实施例中，半导体覆盖结构包括形成在半导体衬底上并被配置为覆盖标记的栅极叠层结构，以及设置在栅叠层结构两侧的掺杂半导体衬底，其至少包括与半导体衬底相邻的掺杂剂 到设备区域中的栅极堆栈结构。 掺杂半导体衬底通过至少三个离子注入步骤形成。

公开(公告)号：US08352888B2

公开(公告)日：2013-01-08

申请号：US13116958

申请日：2011-05-26

申请人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

发明人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

IPC分类号： G06F17/50

CPC分类号： G06F17/50

摘要： Methods and systems for providing processing parameters in a secure format are disclosed. In one aspect, a method for providing semiconductor fabrication processing parameters to a design facility is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a model from the set of processing parameters; converting the model into a corresponding set of kernels; converting the set of kernels into a corresponding set of matrices; and communicating the set of matrices to the design facility. In another aspect, a method for providing semiconductor fabrication processing parameters is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a processing model from the set of processing parameters; encrypting the processing model into a format for use with a plurality of EDA tools; and communicating the encrypted processing model format to a design facility.

摘要翻译： 公开了以安全格式提供处理参数的方法和系统。 一方面，公开了一种向设计设备提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建模型; 将模型转换为相应的一组内核; 将所述内核集合转换成相应的矩阵集合; 并将该组矩阵传送到设计设施。 另一方面，公开了一种用于提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建一个处理模型; 将处理模型加密成与多个EDA工具一起使用的格式; 并将加密的处理模型格式传送到设计设施。