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    Configurable cache and method to configure same
    11.
    发明授权
    Configurable cache and method to configure same 有权
    可配置缓存和方法配置相同

    公开(公告)号：US08943293B2

    公开(公告)日：2015-01-27

    申请号：US14219034

    申请日：2014-03-19

    申请人： QUALCOMM Incorporated

    发明人： Christopher Edward Koob ,  Ajay Anant Ingle ,  Lucian Codrescu ,  Jian Shen

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F9/26 ,  G06F9/34 ,  G06F12/08 ,  G06F17/50

    CPC分类号： G06F12/0895 ,  G06F12/0802 ,  G06F12/0864 ,  G06F17/505 ,  G06F2212/2515 ,  G06F2212/601

    摘要： A method includes receiving an address at a tag state array of a cache, wherein the cache is configurable to have a first size and a second size that is smaller than the first size. The method further includes identifying a first portion of the address as a set index, wherein the first portion has a same number of bits when the cache has the first size as when the cache has the second size. The method further includes using the set index to locate at least one tag field of the tag state array, identifying a second portion of the address to compare to a value stored at the at least one tag field, locating at least one state field of the tag state array that is associated with a particular tag field that matches the second portion, identifying a cache line based on a comparison of a third portion of the address to at least one status bit of the at least one state field when the cache has the second size, and retrieving the cache line.

    摘要翻译： 一种方法包括在高速缓存的标签状态阵列处接收地址，其中高速缓存可配置为具有小于第一大小的第一大小和第二大小。 所述方法还包括将所述地址的第一部分识别为设置索引，其中当所述高速缓冲存储器具有所述第一大小时，所述第一部分具有相同的位数，就像所述高速缓存具有所述第二大小一样。 所述方法还包括使用所述设置索引来定位所述标签状态阵列的至少一个标签字段，识别所述地址的第二部分以与存储在所述至少一个标签字段处的值进行比较，以定位所述标签状态阵列的至少一个状态字段 标签状态阵列，其与与第二部分匹配的特定标签字段相关联，基于当高速缓存具有该地址时，该地址的第三部分与至少一个状态字段的至少一个状态位的比较来识别高速缓存行 第二大小，并检索高速缓存行。

    Switching Between Processor Cache and Random-Access Memory
    14.
    发明申请
    Switching Between Processor Cache and Random-Access Memory 有权
    在处理器缓存和随机存取存储器之间切换

    公开(公告)号：US20130031346A1

    公开(公告)日：2013-01-31

    申请号：US13552421

    申请日：2012-07-18

    申请人： Premanand Sakarda

    发明人： Premanand Sakarda

    IPC分类号： G06F9/24 ,  G06F12/00

    CPC分类号： G06F9/4401 ,  G06F2212/2515

    摘要： The present disclosure describes techniques and apparatuses for switching between processor cache and random-access memory. In some aspects, the techniques and apparatuses are able to reduce die size of application-specific components by forgoing dedicated random-access memory (RAM). Instead of using dedicated RAM, a memory having a cache configuration is reconfigured to a RAM configuration during operations of the application-specific component and then, when the operations are complete, the memory is configured back to the cache configuration. Because many application-specific components already include memory having the cache configuration, reconfiguring this memory rather than including a dedicated RAM reduces die size for the application component.

    摘要翻译： 本公开描述了用于在处理器高速缓存和随机存取存储器之间切换的技术和装置。 在一些方面，技术和设备能够通过去除专用随机存取存储器（RAM）来减少应用专用组件的芯片尺寸。 代替使用专用RAM，具有缓存配置的存储器在应用特定组件的操作期间被重新配置为RAM配置，然后，当操作完成时，将存储器配置回高速缓存配置。 由于许多应用程序特定的组件已经包括具有高速缓存配置的内存，因此重新配置这个内存而不是包含一个专用的RAM可以减少应用程序组件的代码大小。

    CACHE FOR STORING MULTIPLE FORMS OF INFORMATION AND A METHOD FOR CONTROLLING A CACHE STORING MULTIPLE FORMS OF INFORMATION
    16.
    发明申请
    CACHE FOR STORING MULTIPLE FORMS OF INFORMATION AND A METHOD FOR CONTROLLING A CACHE STORING MULTIPLE FORMS OF INFORMATION 有权
    用于存储多个信息形式的缓存和一种用于控制高速缓存存储多个信息形式的方法

    公开(公告)号：US20120215979A1

    公开(公告)日：2012-08-23

    申请号：US13031518

    申请日：2011-02-21

    申请人： Douglas HUNT

    发明人： Douglas HUNT

    IPC分类号： G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/0802 ,  G06F12/0284 ,  G06F12/1027 ,  G06F2212/2515

    摘要： A cache is provided, including a data array having a plurality of entries configured to store a plurality of different types of data, and a tag array having a plurality of entries and configured to store a tag of the data stored at a corresponding entry in the data array and further configured to store an identification of the type of data stored in the corresponding entry in the data array.

    摘要翻译： 提供了一种缓存，包括具有多个条目的数据阵列，该多个条目被配置为存储多个不同类型的数据，以及具有多个条目的标签阵列，并且被配置为存储存储在相应条目中的数据的标签 数据阵列，并且还被配置为存储存储在数据阵列中的相应条目中的数据类型的标识。

    Block-based non-transparent cache
    17.
    发明授权
    Block-based non-transparent cache 有权
    基于块的不透明缓存

    公开(公告)号：US08219758B2

    公开(公告)日：2012-07-10

    申请号：US12500810

    申请日：2009-07-10

    申请人： James Wang ,  Zongjian Chen ,  James B. Keller ,  Timothy J. Millet

    发明人： James Wang ,  Zongjian Chen ,  James B. Keller ,  Timothy J. Millet

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

    CPC分类号： G06F12/0802 ,  G06F12/0223 ,  G06F12/08 ,  G06F2212/2515 ,  Y02D10/13

    摘要： In an embodiment, a non-transparent memory unit is provided which includes a non-transparent memory and a control circuit. The control circuit may manage the non-transparent memory as a set of non-transparent memory blocks. Software executing on one or more processors may request a non-transparent memory block in which to process data. The control circuit may allocate a first block, and may return an address (or other indication) of the allocated block so that the software can access the block. The control circuit may also provide automatic data movement between the non-transparent memory and a main memory system to which the non-transparent memory unit is coupled. For example, the automatic data movement may include filling data from the main memory system to the allocated block, or flushing the data in the allocated block to the main memory system after the processing of the allocated block is complete.

    摘要翻译： 在一个实施例中，提供了一种非透明存储器单元，其包括非透明存储器和控制电路。 控制电路可以将非透明存储器作为一组非透明存储器块进行管理。 在一个或多个处理器上执行的软件可以请求处理数据的非透明存储器块。 控制电路可以分配第一块，并且可以返回所分配的块的地址（或其他指示），使得软件可以访问块。 控制电路还可以在非透明存储器与非透明存储器单元耦合到的主存储器系统之间提供自动数据移动。 例如，自动数据移动可以包括在分配的块的处理完成之后从主存储器系统填充数据到所分配的块，或者将分配的块中的数据刷新到主存储器系统。

    Hierarchical Memory Addressing
    18.
    发明申请
    Hierarchical Memory Addressing 有权
    分层内存寻址

    公开(公告)号：US20120075319A1

    公开(公告)日：2012-03-29

    申请号：US13241745

    申请日：2011-09-23

    申请人： William James Dally

    发明人： William James Dally

    IPC分类号： G06F13/00 ,  G06F12/06

    CPC分类号： G06F12/0284 ,  G06F12/08 ,  G06F12/0811 ,  G06F2212/251 ,  G06F2212/2515 ,  G06F2212/253 ,  G06F2212/302 ,  G06F2213/0038

    摘要： One embodiment of the present invention sets forth a technique for addressing data in a hierarchical graphics processing unit cluster. A hierarchical address is constructed based on the location of a storage circuit where a target unit of data resides. The hierarchical address comprises a level field indicating a hierarchical level for the unit of data and a node identifier that indicates which GPU within the GPU cluster currently stores the unit of data. The hierarchical address may further comprise one or more identifiers that indicate which storage circuit in a particular hierarchical level currently stores the unit of data. The hierarchical address is constructed and interpreted based on the level field. The technique advantageously enables programs executing within the GPU cluster to efficiently access data residing in other GPUs using the hierarchical address.

    摘要翻译： 本发明的一个实施例提出了一种用于在分层图形处理单元簇中寻址数据的技术。 基于目标数据单元所在的存储电路的位置构建分层地址。 分层地址包括指示数据单元的层次级别的级别字段和指示GPU簇内的GPU当前存储数据单元的节点标识符。 分层地址还可以包括一个或多个标识符，其指示特定层级中的哪个存储电路当前存储数据单元。 层次结构地址是基于层次域构建和解释的。 该技术有利地使得在GPU集群内执行的程序能够使用分层地址高效地访问驻留在其它GPU中的数据。

    Method and system for on-chip configurable data ram for fast memory and pseudo associative caches
    19.
    发明授权
    Method and system for on-chip configurable data ram for fast memory and pseudo associative caches 失效
    用于快速存储器和伪关联高速缓存的片上可配置数据RAM的方法和系统

    公开(公告)号：US07861055B2

    公开(公告)日：2010-12-28

    申请号：US11228059

    申请日：2005-09-16

    申请人： Fong Pong

    发明人： Fong Pong

    IPC分类号： G06F12/02

    CPC分类号： G06F12/0864 ,  G06F12/0846 ,  G06F2212/2515 ,  G06F2212/601 ,  Y02D10/13

    摘要： Aspects of a method and system for an on-chip configurable data RAM for fast memory and pseudo associative caches are provided. Memory banks of configurable data RAM integrated within a chip may be configured to operate as fast on-chip memory or on-chip level 2 cache memory. A set associativity of the on-chip level 2 cache memory may be same after configuring the memory banks as prior to the configuring. The configuring may occur during initialization of the memory banks, and may adjusted the amount of the on-chip level 2 cache. The memory banks configured to operate as on-chip level 2 cache memory or as fast on-chip memory may be dynamically enabled by a memory address.

    摘要翻译： 提供了用于快速存储器和伪关联高速缓存的用于片上可配置数据RAM的方法和系统的方面。 集成在芯片内的可配置数据RAM的存储体可以配置为作为快速片上存储器或片上级2高速缓存存储器。 在配置存储器组之前，片上级2高速缓冲存储器的组合关系可以相同。 配置可能在存储器组的初始化期间发生，并且可以调整片上级2缓存的量。 被配置为作为片上级2缓存存储器或作为快速片上存储器来操作的存储体可以由存储器地址动态地启动。