公开(公告)号：US07757067B2

公开(公告)日：2010-07-13

申请号：US10632222

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela

发明人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela

IPC分类号： G06F9/30 ,  G06F9/40

CPC分类号： G06F9/30149 ,  G06F9/30076 ,  G06F9/30181 ,  G06F9/30185 ,  G06F9/382 ,  G06F9/3879 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

摘要： A processor (e.g., a co-processor) comprising a decoder coupled to a pre-decoder, in which the decoder decodes a current instruction in parallel with the pre-decoder pre-decoding a subsequent instruction. In particular, the pre-decoder examines at least five Bytecodes in parallel with the decoder decoding a current instruction. The pre-decoder determines if a subsequent instruction contains a prefix. If a prefix is detected in at least one of the five Bytecodes, a program counter skips the prefix and changes the behavior of the decoder during the decoding of the subsequent instruction.

摘要翻译： 包括耦合到预解码器的解码器的处理器（例如，协处理器），其中解码器与预解码器并行地解码当前指令，以对后续指令进行解码。 特别地，预解码器与解码器解码当前指令并行地检查至少五个字节码。 预解码器确定后续指令是否包含前缀。 如果在五个字节码中的至少一个中检测到前缀，则程序计数器跳过前缀，并且在后续指令的解码期间改变解码器的行为。

公开(公告)号：US06826652B1

公开(公告)日：2004-11-30

申请号：US09591537

申请日：2000-06-09

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

IPC分类号： G06F1208

CPC分类号： G06F12/0897 ,  G06F2212/2515

摘要： A cache architecture (16) for use in a processing includes a RAM set cache for caching a contiguous block of main memory (20). The RAM set cache can be used in conjunction with other cache types, such as a set associative cache or a direct mapped cache. A register (32) defines a starting address for the contiguous block of main memory (20). The data array (38) associated with the RAM set may be filled on a line-by-line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array (38) when the starting address is loaded into the register (32). As addresses are received from the processing core, hit/miss logic (46) the starting address register (32), a global valid bit (34), line valid bits (37) and control bits (24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory (20). The hit/miss logic (46) also determines whether a line should be loaded into the RAM set data array (38) or in the associated cache.

摘要翻译： 用于处理的缓存结构（16）包括用于缓存主存储器（20）的连续块的RAM集缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。 寄存器（32）定义主存储器（20）的连续块的起始地址。 与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上 地址被加载到寄存器（32）中。 由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定 数据是否存在于RAM集合中，或者数据是否必须从主存储器（20）加载。 命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

公开(公告)号：US06745293B2

公开(公告)日：2004-06-01

申请号：US09932308

申请日：2001-08-17

申请人： Serge Lasserre ,  Gerard Chauvel

发明人： Serge Lasserre ,  Gerard Chauvel

IPC分类号： G06F1200

CPC分类号： G06F9/5011 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F12/084 ,  G06F12/0846 ,  G06F12/0879 ,  G06F12/0891 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2209/5021 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system is provided with a several processors, a private level one (L1) cache associated with each processor, a shared level two (L2) cache having several segments per entry, and a level three (L3) physical memory. The shared L2 cache architecture is embodied with 4-way associativity, four segments per entry and four valid and dirty bits. Multiple detection circuitry responds to several cache access requests concurrently. Multiple ports in the cache service multiple requesters concurrently if concurrent hits are determined by the detection circuitry.

摘要翻译： 数字系统具有几个处理器，与每个处理器相关联的私有一级（L1）高速缓存，每个条目具有多个段的共享二级（L2）高速缓存以及三级（L3）物理存储器。 共享的L2高速缓存体系结构体现为4路关联性，每个条目有4个段和4个有效位和脏位。 多个检测电路同时响应多个缓存访问请求。 如果并发命中由检测电路确定，高速缓存服务中的多个端口将同时发送多个请求者。

公开(公告)号：US07058765B2

公开(公告)日：2006-06-06

申请号：US10632079

申请日：2003-07-31

申请人： Gerard Chauvel ,  Maija Kuusela ,  Serge Lasserre

发明人： Gerard Chauvel ,  Maija Kuusela ,  Serge Lasserre

IPC分类号： G06F12/08

CPC分类号： G06F9/30134 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30174 ,  G06F9/3879 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0875 ,  G06F12/0891 ,  G06F12/1036 ,  G06F12/126 ,  G06F2212/502 ,  G06F2212/681 ,  Y02D10/13

摘要： Methods and apparatuses are disclosed for implementing a processor with a split stack. In some embodiments, the processor includes a main stack and a micro-stack. The micro-stack preferably is implemented in the core of the processor, whereas the main stack may be implemented in areas that are external to the core of the processor. Operands are preferably provided to an arithmetic logic unit (ALU) by the micro-stack, and in the case of underflow (micro-stack empty), operands may be fetched from the main stack. Operands are written to the main stack during overflow (micro-stack full) or by explicit flushing of the micro-stack. By optimizing the size of the micro-stack, the number of operands fetched from the main stack may be reduced, and consequently the processor's power consumption may be reduced.

摘要翻译： 公开了用于实现具有分组堆栈的处理器的方法和装置。 在一些实施例中，处理器包括主堆栈和微堆栈。 微堆优选地实现在处理器的核心中，而主堆栈可以在处理器核心外部的区域中实现。 操作数优选地通过微栈提供给算术逻辑单元（ALU），并且在下溢（微堆空）的情况下，可以从主堆栈获取操作数。 在溢出（微型堆栈完整）或通过显式冲洗微型堆栈时，操作数将写入主堆栈。 通过优化微堆栈的大小，可以减少从主堆栈取出的操作数的数量，从而可以降低处理器的功耗。

公开(公告)号：US06754781B2

公开(公告)日：2004-06-22

申请号：US09932643

申请日：2001-08-17

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F1208

CPC分类号： G06F9/30043 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F12/0292 ,  G06F12/0804 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system and method of operation is provided in which the digital system has at least one processor, with an associated multi-segment cache memory circuit (506(n). Validity circuitry (VI) is connected to the memory circuit and is operable to indicate if each segment of the plurality of segments holds valid data. Dirty bit circuitry (DI) is connected to the memory circuit for indicating if data within the cache is incoherent with a secondary back-up memory. DMA circuitry can transfer (1652) blocks of data/instructions (1660) between the cache and a secondary memory (1602). A transfer mode circuit (1681) controls how DMA operations are affected by the dirty bits. If the transfer mode circuit is in a first mode, a DMA operation transfers only segments (1661) indicated as dirty (1685). If the transfer mode circuit is in a second mode, a DMA operation transfers and entire block of data (1660) without regard to dirty indicators (1686). DMA transfers from the cache to secondary memory are thereby configured to be responsive to the dirty bits. A dirty bit mode circuit (1680) controls how DMA transfers affect the dirty bits. When the mode circuit is in a first mode, DMA transfers set the affected dirty bits to a clean state. When the dirty bit mode circuitry is in an alternate mode, DMA transfers set the affected dirty bits to a dirty state. A cache clean operation will thus copy data provided by a DMA transfer and indicated as dirty into backup secondary memory.

摘要翻译： 提供了一种数字系统和操作方法，其中数字系统具有至少一个具有相关联的多段高速缓冲存储器电路（506（n））的处理器，有效电路（VI）连接到存储器电路，并且可操作以 指示多个段的每个段是否保存有效数据，脏位电路（DI）连接到存储器电路，用于指示高速缓存内的数据是否与辅助备份存储器不相干，DMA电路可以传输（1652）块 传输模式电路（1681）控制DMA操作如何受脏位的影响，如果传输模式电路处于第一模式，DMA操作（1660） 只传输指示为脏的段（1661）（1685），如果传输模式电路处于第二模式，则DMA操作传输和整个数据块（1660），而不考虑脏指示器（1686）。 到二级记忆 从而被配置为响应于脏位。 脏位模式电路（1680）控制DMA传输如何影响脏位。 当模式电路处于第一模式时，DMA将受影响的脏位设置为干净状态。 当脏位模式电路处于交替模式时，DMA传送将受影响的脏位设置为脏状态。 因此，高速缓存清理操作将复制由DMA传输提供的数据，并将其标记为脏到备用辅助存储器中。

公开(公告)号：US06728838B2

公开(公告)日：2004-04-27

申请号：US09932634

申请日：2001-08-17

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F1212

CPC分类号： G06F1/329 ,  G06F1/206 ,  G06F1/3203 ,  G06F9/30047 ,  G06F12/0292 ,  G06F12/0804 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system and method of operation is provided in which the digital system has at least one processor, with an associated multi-segment cache memory circuit (1806(n). Validity circuitry (VI) and dirty bit circuitry (DI) is connected to the memory circuit and is operable to indicate if each segment of the plurality of segments holds valid data. Block circuitry (700, 702) is connected to the set of valid bits and dirty bits and is operable to invalidate a selected range of lines in response to a directive from the first processor. The block circuitry has a start register (700) and an end register (702) each separately loadable by the processor. The block circuitry can invalidate either a single line or a block of lines in response to an operation command from the processor, depending on whether the end register is loaded or not. Likewise, the block circuitry can clean a single line or a block of lines in response to an operation command from the processor.

摘要翻译： 提供了一种数字系统和操作方法，其中数字系统具有至少一个处理器，具有相关联的多段高速缓冲存储器电路（1806（n）），有效电路（VI）和脏位电路（DI）连接到 存储器电路并且可操作以指示多个段中的每个段是否保存有效数据。块电路（700,702）连接到该组有效位和脏位，并且可操作以使响应中的所选行范围无效 块电路具有开始寄存器（700）和结束寄存器（702），每个开关寄存器（700）和终端寄存器（702）都可以由处理器分别加载。块电路可以响应于第一处理器使单行或一组线路无效 来自处理器的操作命令，取决于结束寄存器是否被加载。同样地，块电路可以响应于来自处理器的操作命令来清除单行或一行线。

公开(公告)号：US06310657B1

公开(公告)日：2001-10-30

申请号：US09679000

申请日：2000-10-04

申请人： Gerard Chauvel ,  Serge Lasserre ,  Mario Giani ,  Tiemen Spits ,  Gerard Benbassat ,  Frank L. Laczko, Sr. ,  Y. Paul Chiang ,  Karen L. Walker ,  Mark E. Paley ,  Brian O. Chae

发明人： Gerard Chauvel ,  Serge Lasserre ,  Mario Giani ,  Tiemen Spits ,  Gerard Benbassat ,  Frank L. Laczko, Sr. ,  Y. Paul Chiang ,  Karen L. Walker ,  Mark E. Paley ,  Brian O. Chae

IPC分类号： H04N550

CPC分类号： H04N21/8166 ,  G09G5/14 ,  G09G5/395 ,  G09G2340/04 ,  G09G2340/125 ,  G09G2360/02 ,  H04L29/06 ,  H04L69/22 ,  H04N5/44 ,  H04N5/4401 ,  H04N5/44504 ,  H04N5/44508 ,  H04N5/45 ,  H04N7/0882 ,  H04N11/20 ,  H04N19/42 ,  H04N19/61 ,  H04N21/42204 ,  H04N21/426 ,  H04N21/42615 ,  H04N21/42623 ,  H04N21/42653 ,  H04N21/4305 ,  H04N21/431 ,  H04N21/4316 ,  H04N21/434 ,  H04N21/43632 ,  H04N21/439 ,  H04N21/44 ,  H04N21/443 ,  H04N21/47

摘要： An on-screen display system in which a CPU generates windows in a working memory space also provides for real time calculation of window addresses in the working memory space. This can eliminate the need for a separate frame buffer memory.

摘要翻译： 其中CPU在工作存储器空间中生成窗口的屏幕显示系统还提供对工作存储器空间中的窗口地址的实时计算。 这可以消除对单独的帧缓冲存储器的需要。

公开(公告)号：US07509391B1

公开(公告)日：2009-03-24

申请号：US09448569

申请日：1999-11-23

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

IPC分类号： G06F15/167

CPC分类号： G06F15/167 ,  G06F12/1027 ,  G06F12/1081

摘要： A multi-processor system 8 includes multiple processing devices, including DSPs (10), processor units (MPUs) (21), co-processors (30) and DMA channels (31). Some of the devices may include internal MMUs (19, 32) which allows the device (10, 21, 30, 31) to work with a large virtual address space mapped to an external shared memory (20). The MMUs (19, 32) may perform the translation between a virtual address and the physical address associated with the external shared memory (20). Access to the shared memory (20) is controlled using a unified memory management system.

摘要翻译： 多处理器系统8包括多个处理设备，包括DSP（10），处理器单元（MPU）（21），协处理器（30）和DMA通道（31）。 一些设备可以包括允许设备（10,21,30,31）与映射到外部共享存储器（20）的大的虚拟地址空间一起工作的内部MMU（19,32）。 MMU（19,32）可以执行虚拟地址与与外部共享存储器（20）相关联的物理地址之间的转换。 使用统一的存储器管理系统来控制对共享存储器（20）的访问。

公开(公告)号：US07360060B2

公开(公告)日：2008-04-15

申请号：US10632069

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F9/30

CPC分类号： G06F9/30134 ,  G06F9/30101 ,  G06F9/30149 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/382 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

摘要： A processor (e.g., a co-processor) comprising a decoder adapted to decode instructions from a first instruction set in a first mode and a second instruction set in a second mode. A pre-decoder coupled to the decoder, and operates in parallel with the decoder, determines the mode of operation for the decode logic for subsequent instructions. In particular, the decode logic operating in a current mode concurrently with the pre-decoder detecting a predetermined prefix, which indicates a subsequent instruction is a system command. Upon detecting this predetermined prefix, the decoder decodes the system command accordingly.

摘要翻译： 包括解码器的处理器（例如，协处理器），其适于在第一模式中解码来自第一指令集的指令和在第二模式中的第二指令集。 耦合到解码器并且与解码器并行操作的预解码器确定用于随后指令的解码逻辑的操作模式。 特别地，与预解码器同时检测预定前缀的当前模式的解码逻辑，其指示后续指令是系统命令。 在检测到该预定前缀时，解码器相应地解码系统命令。

公开(公告)号：US06789172B2

公开(公告)日：2004-09-07

申请号：US09932794

申请日：2001-08-17

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F1208

CPC分类号： G06F9/30043 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F12/0292 ,  G06F12/0835 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system has at least one processor, with an associated multi-segment cache memory circuit. A single global validity circuit (VIG) is connected to the memory circuit and is operable to indicate if any segment of the multiple segments holds valid data. Block circuitry is operable to transfer data from a pre-selected region of the secondary memory to a particular segment of the plurality of segments and to assert the global valid bit at the completion of a block transfer. Direct memory access (DMA) circuitry is connected to the memory cache for transferring data between the memory cache and a selectable region of a secondary memory and is also operable to assert the global valid bit at the completion of a DMA block transfer.

摘要翻译： 数字系统具有至少一个具有相关联的多段高速缓冲存储器电路的处理器。 单个全局有效性电路（VIG）连接到存储器电路并且可操作以指示多个段的任何段是否保存有效数据。 块电路可操作以将数据从辅助存储器的预选区域传送到多个段的特定段，并且在块传送完成时断言全局有效位。 直接存储器访问（DMA）电路连接到存储器高速缓存，用于在存储器高速缓存和辅助存储器的可选择区域之间传送数据，并且还可用于在DMA块传送完成时断言全局有效位。