公开(公告)号：US20080052586A1

公开(公告)日：2008-02-28

申请号：US11880373

申请日：2007-07-19

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G06F11/263 ,  G06F11/25 ,  G06F11/26

CPC分类号： G01R31/31921 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）环境）集成。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。

公开(公告)号：US09088522B2

公开(公告)日：2015-07-21

申请号：US13980287

申请日：2012-01-17

申请人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

发明人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

IPC分类号： H04L12/26 ,  G01R31/3183 ,  G06F11/263

CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

公开(公告)号：US10955460B2

公开(公告)日：2021-03-23

申请号：US13635683

申请日：2011-03-16

申请人： Mark Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Jerzy Tyszer

发明人： Mark Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Jerzy Tyszer

IPC分类号： G01R31/28 ,  G01R31/319 ,  G01R31/3185 ,  G01R31/3183

摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling and test access in a test compression environment. Clusters of test patterns for testing a plurality of cores in a circuit are formed based on test information that includes compressed test data, corresponding tester channel requirements and correlated cores. The formation of test pattern clusters is followed by tester channel allocation. A best-fit scheme or a balanced-fit scheme may be employed to generate channel allocation information. A test access circuit for dynamic channel allocation can be designed based on the channel allocation information.

公开(公告)号：US20130290795A1

公开(公告)日：2013-10-31

申请号：US13980287

申请日：2012-01-17

申请人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

发明人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

IPC分类号： H04L12/26

CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

公开(公告)号：US20090300446A1

公开(公告)日：2009-12-03

申请号：US12341996

申请日：2008-12-22

申请人： Janusz Rajski ,  Darjusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Darjusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/31703 ,  G01R31/31723 ,  G01R31/31724 ,  G01R31/3177 ,  G01R31/318547 ,  G06F11/27

摘要： Built-in self-test techniques for integrated circuits that address the issue of unknown states. Some implementations use a specialized scan chain selector coupled to a time compactor. The presence of the specialized scan chain selector increases the efficiency in masking X states. Also disclosed are: (1) an architecture of a selector that works with multiple scan chains and time compactors, (2) a method for determining and encoding per cycle scan chain selection masks used subsequently to suppress X states, and (3) a method to handle an over-masking phenomenon.

摘要翻译： 用于处理未知状态问题的集成电路的内置自检技术。 一些实现使用与时间压缩器相连的专用扫描链选择器。 专门的扫描链选择器的存在提高了掩蔽X状态的效率。 还公开了：（1）与多个扫描链和时间压实器一起工作的选择器的架构，（2）用于确定和编码随后抑制X状态的每个周期扫描链选择掩模的方法，以及（3） 以处理过度掩蔽现象。

公开(公告)号：US20120272110A1

公开(公告)日：2012-10-25

申请号：US13451527

申请日：2012-04-19

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Benoit Nadeau-Dostie

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Benoit Nadeau-Dostie

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318575 ,  G01R31/31721 ,  G01R31/318385 ,  G01R31/3187

摘要： Aspects of the invention relate to low power BIST-based testing. A low power test generator may comprise a pseudo-random pattern generator unit, a toggle control unit configured to generate toggle control data based on bit sequence data generated by the pseudo-random pattern generator unit, and a hold register unit configured to generate low power test pattern data by replacing, based on the toggle control data received from the toggle control unit, data from some or all of outputs of the pseudo-random pattern generator unit with constant values during various time periods. The low power test generator may further comprise a phase shifter configured to combine bits of the low power test pattern data for driving scan chains.

摘要翻译： 本发明的方面涉及基于BIST的低功率测试。 低功率测试发生器可以包括伪随机模式发生器单元，触发控制单元，被配置为基于由伪随机模式发生器单元生成的比特序列数据产生切换控制数据;以及保持寄存器单元，被配置为产生低功率 测试图案数据通过基于从触发控制单元接收到的切换控制数据，在各种时间段期间以常数值替换来自伪随机模式发生器单元的一些或全部输出的数据。 低功率测试发生器还可以包括移相器，其被配置为组合用于驱动扫描链的低功率测试图案数据的位。

公开(公告)号：US07370254B2

公开(公告)日：2008-05-06

申请号：US10778950

申请日：2004-02-13

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Chen Wang ,  Grzegorz Mrugalski ,  Artur Pogiel

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Chen Wang ,  Grzegorz Mrugalski ,  Artur Pogiel

IPC分类号： G01R31/28

CPC分类号： G01R31/318566 ,  G01R31/31703 ,  G01R31/318536 ,  G01R31/318583 ,  G01R31/31921 ,  G11C29/40 ,  G11C29/48 ,  G11C2029/3202

摘要： The present disclosure describes embodiments of a compactor for compressing test results in an integrated circuit and methods for using and designing such embodiments. The disclosed compactors can be utilized, for example, as part of any scan-based design. Moreover, any of the disclosed compactors can be designed, simulated, and/or verified in a computer-executed application, such as an electronic-design-automation (“EDA”) software tool. Embodiments of a method for diagnosing faults in the disclosed compactor embodiments are also described.

摘要翻译： 本公开描述了用于压缩集成电路中的测试结果的压实机的实施例以及用于使用和设计这些实施例的方法。 所公开的压实机可以例如用作任何基于扫描的设计的一部分。 此外，任何公开的压实机可以在诸如电子设计自动化（“EDA”）软件工具的计算机执行的应用中被设计，模拟和/或验证。 还描述了在公开的压实机实施例中用于诊断故障的方法的实施例。

公开(公告)号：US20070234157A1

公开(公告)日：2007-10-04

申请号：US11709071

申请日：2007-02-20

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Mark Kassab ,  Wu-Tung Cheng

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Mark Kassab ,  Wu-Tung Cheng

IPC分类号： G01R31/28

CPC分类号： G01R31/3177 ,  G01R31/2851 ,  G01R31/31723 ,  G01R31/31727 ,  G01R31/318547 ,  G01R31/318563 ,  G01R31/318566

摘要： Disclosed herein are exemplary embodiments of a so-called “X-press” test response compactor. Certain embodiments of the disclosed compactor comprise an overdrive section and scan chain selection logic. Certain embodiments of the disclosed technology offer compaction ratios on the order of 1000×. Exemplary embodiments of the disclosed compactor can maintain about the same coverage and about the same diagnostic resolution as that of conventional scan-based test scenarios. Some embodiments of a scan chain selection scheme can significantly reduce or entirely eliminate unknown states occurring in test responses that enter the compactor. Also disclosed herein are embodiments of on-chip comparator circuits and methods for generating control circuitry for masking selection circuits.

摘要翻译： 这里公开了所谓的“X-press”测试响应压实机的示例性实施例。 所公开的压实机的某些实施例包括过驱动部分和扫描链选择逻辑。 所公开技术的某些实施例提供约1000x的压实比。 所公开的压实机的示例性实施例可以保持与传统的基于扫描的测试场景相同的覆盖范围和大约相同的诊断分辨率。 扫描链选择方案的一些实施例可以显着地减少或完全消除在进入压实机的测试响应中发生的未知状态。 本文还公开了片上比较器电路和用于产生用于屏蔽选择电路的控制电路的方法的实施例。

公开(公告)号：US07302624B2

公开(公告)日：2007-11-27

申请号：US11213327

申请日：2005-08-25

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Artur Pogiel ,  Jerzy Tyszer ,  Chen Wang

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Artur Pogiel ,  Jerzy Tyszer ,  Chen Wang

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G01R31/31703 ,  G01R31/318536 ,  G01R31/318566 ,  G01R31/318583 ,  G01R31/31921 ,  G11C29/40 ,  G11C29/48 ,  G11C2029/3202

摘要： Methods, apparatus, and systems for diagnosing failing scan cells from compressed test responses are disclosed herein. For example, in one nonlimiting exemplary embodiment, one or more signatures are received that indicate the presence of one or more errors in one or more corresponding compressed test responses. Scan cells in the circuit-under-test that caused the errors are identified by analyzing the signatures. In this exemplary embodiment, the analysis includes selecting a scan cell candidate that potentially caused an error in a compressed test response based at least partially on a weight value associated with the scan cell candidate, the weight value being indicative of the likelihood that the scan cell candidate caused the error. Tangible computer-readable media comprising computer-executable instructions for causing a computer to perform any of the disclosed methods are also provided. Tangible computer-readable media comprising lists of failing scan cells identified by any of the disclosed methods are also provided.

摘要翻译： 本文公开了用于诊断来自压缩测试响应的故障扫描单元的方法，装置和系统。 例如，在一个非限制性示例性实施例中，接收指示在一个或多个对应的压缩测试响应中存在一个或多个错误的一个或多个签名。 通过分析签名来识别导致错误的电路不足测试中的扫描单元。 在该示例性实施例中，分析包括选择至少部分地基于与扫描小区候选者相关联的权重值来潜在地引起压缩测试响应中的错误的扫描小区候选，该权重值表示扫描单元 候选人造成错误。 还提供了包括用于使计算机执行任何所公开的方法的计算机可执行指令的有形计算机可读介质。 还提供了包括由任何所公开的方法识别的故障扫描单元的列表的有形计算机可读介质。

公开(公告)号：US20070234169A1

公开(公告)日：2007-10-04

申请号：US11708717

申请日：2007-02-20

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Mark Kassab

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Grzegorz Mrugalski ,  Mark Kassab

IPC分类号： G01R31/28 ,  G06F11/00

CPC分类号： G01R31/3177 ,  G01R31/2851 ,  G01R31/31723 ,  G01R31/31727 ,  G01R31/318547 ,  G01R31/318563 ,  G01R31/318566

摘要： Disclosed herein are exemplary embodiments of a so-called “X-press” test response compactor. Certain embodiments of the disclosed compactor comprise an overdrive section and scan chain selection logic. Certain embodiments of the disclosed technology offer compaction ratios on the order of 1000×. Exemplary embodiments of the disclosed compactor can maintain about the same coverage and about the same diagnostic resolution as that of conventional scan-based test scenarios. Some embodiments of a scan chain selection scheme can significantly reduce or entirely eliminate unknown states occurring in test responses that enter the compactor. Also disclosed herein are embodiments of on-chip comparator circuits and methods for generating control circuitry for masking selection circuits.

摘要翻译： 这里公开了所谓的“X-press”测试响应压实机的示例性实施例。 所公开的压实机的某些实施例包括过驱动部分和扫描链选择逻辑。 所公开技术的某些实施例提供约1000x的压实比。 所公开的压实机的示例性实施例可以保持与传统的基于扫描的测试场景相同的覆盖范围和大约相同的诊断分辨率。 扫描链选择方案的一些实施例可以显着地减少或完全消除在进入压实机的测试响应中发生的未知状态。 本文还公开了片上比较器电路和用于产生用于屏蔽选择电路的控制电路的方法的实施例。