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159 条记录 (耗时 0.024 秒)

    Test scheduling with pattern-independent test access mechanism
    2.
    发明授权
    Test scheduling with pattern-independent test access mechanism 有权
    测试调度与模式无关的测试访问机制

    公开(公告)号：US09088522B2

    公开(公告)日：2015-07-21

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26 ,  G01R31/3183 ,  G06F11/263

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Selective per-cycle masking of scan chains for system level test
    3.
    发明授权
    Selective per-cycle masking of scan chains for system level test 有权
    用于系统级测试的扫描链选择性每周期屏蔽

    公开(公告)号：US08726113B2

    公开(公告)日：2014-05-13

    申请号：US13453929

    申请日：2012-04-23

    申请人： Janusz Rajski ,  Dariusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    发明人： Janusz Rajski ,  Dariusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    IPC分类号： G01R31/28

    CPC分类号： G01R31/31703 ,  G01R31/31723 ,  G01R31/31724 ,  G01R31/3177 ,  G01R31/318547 ,  G06F11/27

    摘要： Built-in self-test techniques for integrated circuits that address the issue of unknown states. Some implementations use a specialized scan chain selector coupled to a time compactor. The presence of the specialized scan chain selector increases the efficiency in masking X states. Also disclosed are: (1) an architecture of a selector that works with multiple scan chains and time compactors, (2) a method for determining and encoding per cycle scan chain selection masks used subsequently to suppress X states, and (3) a method to handle an over-masking phenomenon.

    摘要翻译： 用于处理未知状态问题的集成电路的内置自检技术。 一些实现使用与时间压缩器相连的专用扫描链选择器。 专门的扫描链选择器的存在提高了掩蔽X状态的效率。 还公开了：（1）与多个扫描链和时间压实器一起工作的选择器的架构，（2）用于确定和编码随后抑制X状态的每个周期扫描链选择掩模的方法，以及（3） 以处理过度掩蔽现象。

    Test Scheduling With Pattern-Independent Test Access Mechanism
    7.
    发明申请
    Test Scheduling With Pattern-Independent Test Access Mechanism 有权
    测试调度与模式无关测试访问机制

    公开(公告)号：US20130290795A1

    公开(公告)日：2013-10-31

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Selective per-cycle masking of scan chains for system level test
    8.
    发明授权
    Selective per-cycle masking of scan chains for system level test 有权
    用于系统级测试的扫描链选择性每周期屏蔽

    公开(公告)号：US08166359B2

    公开(公告)日：2012-04-24

    申请号：US12341996

    申请日：2008-12-22

    申请人： Janusz Rajski ,  Dariusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    发明人： Janusz Rajski ,  Dariusz Czysz ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    IPC分类号： G01R31/28

    CPC分类号： G01R31/31703 ,  G01R31/31723 ,  G01R31/31724 ,  G01R31/3177 ,  G01R31/318547 ,  G06F11/27

    摘要： Built-in self-test techniques for integrated circuits that address the issue of unknown states. Some implementations use a specialized scan chain selector coupled to a time compactor. The presence of the specialized scan chain selector increases the efficiency in masking X states. Also disclosed are: (1) an architecture of a selector that works with multiple scan chains and time compactors, (2) a method for determining and encoding per cycle scan chain selection masks used subsequently to suppress X states, and (3) a method to handle an over-masking phenomenon.

    摘要翻译： 用于处理未知状态问题的集成电路的内置自检技术。 一些实现使用与时间压缩器相连的专用扫描链选择器。 专门的扫描链选择器的存在提高了掩蔽X状态的效率。 还公开了：（1）与多个扫描链和时间压实器一起工作的选择器的架构，（2）用于确定和编码随后抑制X状态的每个周期扫描链选择掩模的方法，以及（3） 以处理过度掩蔽现象。