公开(公告)号：US07811915B2

公开(公告)日：2010-10-12

申请号：US12048549

申请日：2008-03-14

申请人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

发明人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

IPC分类号： H01L21/22

CPC分类号： H01L27/115 ,  H01L27/11521 ,  H01L27/11568

摘要： A method for forming a semiconductor device includes forming a first dielectric layer over a first portion of a substrate, forming a charge storage layer over the first dielectric layer and etching a trench in the charge storage layer and the first dielectric layer, where the trench extends to the substrate. The method also includes implanting n-type impurities into the substrate to form an n-type region having a first depth and a first width and implanting p-type impurities into the substrate after implanting the n-type impurities, the p-type impurities forming a p-type region having a second depth and a second width. The method further includes forming a second dielectric layer over the charge storage layer and forming a control gate over the second dielectric layer.

摘要翻译： 一种形成半导体器件的方法包括在衬底的第一部分上形成第一介电层，在第一介电层上形成电荷存储层，并蚀刻电荷存储层和第一介电层中的沟槽，其中沟槽延伸 到基底。 该方法还包括将n型杂质注入到衬底中以形成具有第一深度和第一宽度的n型区域，并且在植入n型杂质之后将p型杂质注入到衬底中，形成p型杂质 具有第二深度和第二宽度的p型区域。 该方法还包括在电荷存储层上形成第二电介质层，并在第二电介质层上形成控制栅极。

公开(公告)号：US06912163B2

公开(公告)日：2005-06-28

申请号：US10658506

申请日：2003-09-09

申请人： Wei Zheng ,  Yun Wu ,  Hidehiko Shiraiwa ,  Mark T. Ramsbey ,  Tazrien Kamal

发明人： Wei Zheng ,  Yun Wu ,  Hidehiko Shiraiwa ,  Mark T. Ramsbey ,  Tazrien Kamal

IPC分类号： H01L29/788 ,  H01L29/792 ,  G11C16/04

CPC分类号： H01L29/7923 ,  H01L29/7887

摘要： A charge trapping dielectric memory device. The memory device includes a gate electrode disposed over a dielectric stack that includes a dielectric charge trapping layer. The gate electrode has a work function of about 4.6 eV to about 5.2 eV.

摘要翻译： 电荷俘获介质存储器件。 存储器件包括设置在包括介电电荷捕获层的电介质叠层上的栅电极。 栅电极具有约4.6eV至约5.2eV的功函数。

公开(公告)号：US07053446B1

公开(公告)日：2006-05-30

申请号：US10864142

申请日：2004-06-08

申请人： Kashmir S. Sahota ,  Tazrien Kamal ,  Mark T. Ramsbey

发明人： Kashmir S. Sahota ,  Tazrien Kamal ,  Mark T. Ramsbey

IPC分类号： H01L29/792

CPC分类号： H01L27/11568 ,  H01L27/115 ,  Y10S438/954

摘要： A memory includes a semiconductor substrate and a charge-trapping dielectric layer. First and second bitlines are implanted and a wordline layer is deposited and formed. A doped wordline spacer layer is deposited and a doped wordline spacer is formed adjacent to the wordline.

摘要翻译： 存储器包括半导体衬底和电荷俘获电介质层。 植入第一和第二位线，并且形成字线层。 沉积掺杂字线间隔层，并且在字线附近形成掺杂字线间隔物。

公开(公告)号：US06773988B1

公开(公告)日：2004-08-10

申请号：US10243108

申请日：2002-09-13

申请人： Kashmir S. Sahota ,  Tazrien Kamal ,  Mark T. Ramsbey

发明人： Kashmir S. Sahota ,  Tazrien Kamal ,  Mark T. Ramsbey

IPC分类号： H01L218234

CPC分类号： H01L27/11568 ,  H01L27/115 ,  Y10S438/954

摘要： A manufacturing method for a memory and a memory made thereby includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer. First and second bitlines are implanted and a wordline layer is deposited and formed. A doped wordline spacer layer is deposited and a doped wordline spacer is formed adjacent to the wordline.

摘要翻译： 由此构成的存储器和存储器的制造方法包括提供半导体衬底和沉积电荷俘获介电层。 植入第一和第二位线，并且形成字线层。 沉积掺杂字线间隔层，并且在字线附近形成掺杂字线间隔物。

公开(公告)号：US07972948B2

公开(公告)日：2011-07-05

申请号：US12880541

申请日：2010-09-13

申请人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

发明人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

IPC分类号： H01L21/22

CPC分类号： H01L27/115 ,  H01L27/11521 ,  H01L27/11568

摘要： A memory device includes a number of memory cells and a number of bit lines. Each of the bit lines includes a first region having a first width and a first depth and a second region having a second width and a second depth, where the first width is less than the second width. The first region may include an n-type impurity and the second region may include a p-type impurity.

摘要翻译： 存储器件包括多个存储器单元和多个位线。 每个位线包括具有第一宽度和第一深度的第一区域和具有第二宽度和第二深度的第二区域，其中第一宽度小于第二宽度。 第一区域可以包括n型杂质，第二区域可以包括p型杂质。

公开(公告)号：US20100330762A1

公开(公告)日：2010-12-30

申请号：US12880541

申请日：2010-09-13

申请人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

发明人： Weidong Qian ,  Mark T. Ramsbey ,  Tazrien Kamal

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11521 ,  H01L27/11568

摘要： A memory device includes a number of memory cells and a number of bit lines. Each of the bit lines includes a first region having a first width and a first depth and a second region having a second width and a second depth, where the first width is less than the second width. The first region may include an n-type impurity and the second region may include a p-type impurity,

摘要翻译： 存储器件包括多个存储器单元和多个位线。 每个位线包括具有第一宽度和第一深度的第一区域和具有第二宽度和第二深度的第二区域，其中第一宽度小于第二宽度。 第一区域可以包括n型杂质，第二区域可以包括p型杂质，

公开(公告)号：US06794764B1

公开(公告)日：2004-09-21

申请号：US10382726

申请日：2003-03-05

申请人： Tazrien Kamal ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Fred T K Cheung

发明人： Tazrien Kamal ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Fred T K Cheung

IPC分类号： H01L27088

CPC分类号： H01L27/11568 ,  H01L27/115 ,  H01L2224/48247 ,  H01L2224/85464 ,  H01L2924/01012 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01057 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/13091 ,  H01L2924/14 ,  Y10S257/90 ,  H01L2924/00

摘要： The present invention relates to a memory array comprising a substrate and a plurality of bitlines having contacts and a plurality of wordlines intersecting the bitlines. A protective spacer is used to separate the bitline contacts from the wordlines adjacent to the bitline contacts to prevent damage caused during the formation of the bitline contacts. The present invention also relates to a method of forming the memory array.

摘要翻译： 本发明涉及包括基板和多个位线的存储器阵列，该位线具有触点和与位线相交的多个字线。 保护间隔器用于将位线触点与位线触点相邻的字线分开，以防止在形成位线触点期间造成的损坏。 本发明还涉及形成存储器阵列的方法。

公开(公告)号：US06436768B1

公开(公告)日：2002-08-20

申请号：US09893279

申请日：2001-06-27

申请人： Jean Yee-Mei Yang ,  Mark T. Ramsbey ,  Emmanuil Manos Lingunis ,  Yider Wu ,  Tazrien Kamal ,  Yi He ,  Edward Hsia ,  Hidehiko Shiraiwa

发明人： Jean Yee-Mei Yang ,  Mark T. Ramsbey ,  Emmanuil Manos Lingunis ,  Yider Wu ,  Tazrien Kamal ,  Yi He ,  Edward Hsia ,  Hidehiko Shiraiwa

IPC分类号： H01L21336

CPC分类号： H01L21/2652 ,  H01L21/2658 ,  H01L27/11568 ,  H01L29/66833

摘要： One aspect of the present invention relates to a method of forming a SONOS type non-volatile semiconductor memory device, involving forming a first layer of a charge trapping dielectric on a semiconductor substrate; forming a second layer of the charge trapping dielectric over the first layer of the charge trapping dielectric on the semiconductor substrate; optionally at least partially forming a third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric; forming a source/drain mask over the charge trapping dielectric; implanting a source/drain implant through the charge trapping dielectric into the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric; and one of forming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, reforming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, or forming additional material over the third layer of the charge trapping dielectric.

摘要翻译： 本发明的一个方面涉及一种形成SONOS型非易失性半导体存储器件的方法，包括在半导体衬底上形成电荷俘获电介质的第一层; 在所述半导体衬底上的所述电荷俘获电介质的所述第一层上形成所述电荷俘获电介质的第二层; 可选地至少部分地在所述半导体衬底上的所述电荷俘获电介质的所述第二层上形成所述电荷俘获电介质的第三层; 任选地去除电荷俘获电介质的第三层; 在电荷俘获电介质上形成源极/漏极掩模; 将源极/漏极注入物通过电荷俘获电介质注入到半导体衬底中; 任选地去除电荷俘获电介质的第三层; 以及在半导体衬底上的电荷俘获电介质的第二层上形成电荷俘获电介质的第三层之一，在半导体衬底上的电荷俘获电介质的第二层上重整第三层电荷俘获电介质，或 在电荷俘获电介质的第三层上形成附加材料。

公开(公告)号：US06955965B1

公开(公告)日：2005-10-18

申请号：US10731659

申请日：2003-12-09

申请人： Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Jean Y. Yang

发明人： Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Jean Y. Yang

IPC分类号： H01L21/28 ,  H01L21/314 ,  H01L21/318 ,  H01L21/336 ,  H01L29/792

CPC分类号： H01L29/66833 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/3185 ,  H01L29/7923

摘要： Process for fabricating a charge trapping dielectric flash memory device including steps of providing a semiconductor substrate; forming on the semiconductor substrate a bottom oxide layer; depositing on the bottom oxide layer a nitride layer, the deposited nitride layer having a first hydrogen content; and applying a treatment to reduce the first hydrogen content to a second hydrogen content.

摘要翻译： 用于制造电荷捕获电介质闪存器件的方法，包括提供半导体衬底的步骤; 在半导体衬底上形成底部氧化物层; 在所述底部氧化物层上沉积氮化物层，所述沉积的氮化物层具有第一氢含量; 以及施加处理以将第一氢含量降低至第二氢含量。

公开(公告)号：US06803275B1

公开(公告)日：2004-10-12

申请号：US10308518

申请日：2002-12-03

申请人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

发明人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

IPC分类号： H01L21336

CPC分类号： H01L29/66833 ,  H01L21/28282 ,  H01L21/3144

摘要： Process for fabricating a SONOS flash memory device, including in one embodiment, forming a bottom oxide layer of an ONO structure on a semiconductor substrate, wherein the bottom oxide layer has a first oxygen vacancy content; treating the bottom oxide layer to decrease the first oxygen vacancy content to a second oxygen vacancy content; and depositing a dielectric charge-storage layer on the bottom oxide layer. In another embodiment, a process for fabricating a SONOS flash memory device includes forming a bottom oxide layer of an ONO structure on the semiconductor substrate under strongly oxidizing conditions, wherein the bottom oxide layer has a super-stoichiometric oxygen content and an oxygen vacancy content reduced relative to a bottom oxide layer formed by a conventional process; and depositing a dielectric charge-storage layer on the bottom oxide layer.

摘要翻译： 在一个实施例中，包括在半导体衬底上形成ONO结构的底部氧化物层的SONOS闪速存储器件的制造方法，其中底部氧化物层具有第一氧空位含量; 处理底部氧化物层以将第一氧空位含量降低至第二氧空位含量; 以及在底部氧化物层上沉积介电电荷存储层。 在另一个实施例中，制造SONOS闪速存储器件的工艺包括在强氧化条件下在半导体衬底上形成ONO结构的底部氧化物层，其中底部氧化物层具有超化学计量的氧含量和氧空位含量降低 相对于通过常规方法形成的底部氧化物层; 以及在底部氧化物层上沉积介电电荷存储层。