公开(公告)号：US08059438B2

公开(公告)日：2011-11-15

申请号：US12549740

申请日：2009-08-28

申请人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

发明人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

IPC分类号： G11C15/00

CPC分类号： G11C15/046 ,  G11C7/1006 ,  G11C13/0004

摘要： A memory device for performing logical operations on two or more input variables includes a match line and first and second memory cells. The first and second memory cells collectively include a first, second, third and fourth memory element. The first, second, third and fourth memory elements may have either a first value or a second value programmed therein and wherein the first, second, third and fourth memory elements are programmed to either the high or low resistive values based on a particular logic function to be performed.

摘要翻译： 用于对两个或多个输入变量执行逻辑运算的存储器件包括匹配线和第一和第二存储器单元。 第一和第二存储单元集体地包括第一，第二，第三和第四存储元件。 第一，第二，第三和第四存储器元件可以具有在其中编程的第一值或第二值，并且其中基于特定逻辑功能将第一，第二，第三和第四存储器元件编程为高电阻值或低电阻值 被执行。

公开(公告)号：US20110233634A1

公开(公告)日：2011-09-29

申请号：US13153806

申请日：2011-06-06

申请人： Jin Cai ,  Josephine Chang ,  Leland Chang ,  Brian L. Ji ,  Steven John Koester ,  Amlan Majumdar

发明人： Jin Cai ,  Josephine Chang ,  Leland Chang ,  Brian L. Ji ,  Steven John Koester ,  Amlan Majumdar

IPC分类号： H01L27/108

CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L27/10894

摘要： Integrated circuits having combined memory and logic functions are provided. In one aspect, an integrated circuit is provided. The integrated circuit comprises: a substrate comprising a silicon layer over a BOX layer, wherein a select region of the silicon layer has a thickness of between about three nanometers and about 20 nanometers; at least one eDRAM cell comprising: at least one pass transistor having a pass transistor source region, a pass transistor drain region and a pass transistor channel region formed in the select region of the silicon layer; and a capacitor electrically connected to the pass transistor.

摘要翻译： 提供具有组合的存储器和逻辑功能的集成电路。 一方面，提供集成电路。 集成电路包括：衬底，其包括在BOX层上的硅层，其中硅层的选择区域具有在约3纳米和约20纳米之间的厚度; 至少一个eDRAM单元包括：至少一个传输晶体管，其具有形成在所述硅层的所述选择区域中的传输晶体管源极区域，传输晶体管漏极区域和传输晶体管沟道区域; 以及电连接到传输晶体管的电容器。

公开(公告)号：US07983069B2

公开(公告)日：2011-07-19

申请号：US12146128

申请日：2008-06-25

申请人： Louis L. C. Hsu ,  Brian L. Ji ,  Chung Hon Lam

发明人： Louis L. C. Hsu ,  Brian L. Ji ,  Chung Hon Lam

IPC分类号： G11C11/00 ,  G11C7/00

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C2013/0076 ,  G11C2013/0078 ,  G11C2213/79

摘要： Improved write operation techniques for use in phase-change-material (PCM) memory devices are disclosed. By way of one example, a method of performing a write operation in a phase-change-material memory cell, the memory cell having a set phase and a reset phase associated therewith, comprises the following steps. A word-line associated with the memory cell is monitored. Performance of a write operation to the memory cell for the set phase is initiated when the word-line is activated. The write operation to the memory cell for the set phase may then be continued when valid data for the set phase is available. A write operation to the memory cell for the reset phase may be performed when valid data for the reset phase is available. Other improved PCM write operation techniques are disclosed.

摘要翻译： 公开了用于相变材料（PCM）存储器件的改进的写操作技术。 作为一个示例，在相变材料存储器单元中执行写入操作的方法，具有设置相位和与其相关联的复位阶段的存储器单元包括以下步骤。 监视与存储器单元相关联的字线。 当字线被激活时，启动对设置阶段的存储单元的写操作的执行。 然后可以在设定阶段的有效数据可用时继续对设定阶段的存储单元的写入操作。 当复位阶段的有效数据可用时，可以执行对复位阶段的存储单元的写操作。 公开了其它改进的PCM写操作技术。

公开(公告)号：US20110171792A1

公开(公告)日：2011-07-14

申请号：US12684225

申请日：2010-01-08

申请人： Leland Chang ,  Brian L. Ji ,  Arvind Kumar ,  Amlan Majumdar ,  Katherine Saenger ,  Leathen Shi ,  Jeng-Bang Yau

发明人： Leland Chang ,  Brian L. Ji ,  Arvind Kumar ,  Amlan Majumdar ,  Katherine Saenger ,  Leathen Shi ,  Jeng-Bang Yau

IPC分类号： H01L21/336

CPC分类号： H01L21/2652 ,  G03F9/7084 ,  H01L21/26506 ,  H01L21/2654 ,  H01L21/26553 ,  H01L21/2658 ,  H01L21/6835 ,  H01L23/544 ,  H01L29/78648 ,  H01L2221/68318 ,  H01L2221/68363 ,  H01L2221/68377 ,  H01L2223/54426 ,  H01L2224/80006 ,  H01L2224/8013 ,  H01L2224/802 ,  H01L2924/01019 ,  H01L2924/12044 ,  H01L2924/13091

摘要： A fully depleted semiconductor-on-insulator (FDSOI) transistor structure includes a back gate electrode having a limited thickness and aligned to a front gate electrode. The back gate electrode is formed in a first substrate by ion implantation of dopants through a first oxide cap layer. Global alignment markers are formed in the first substrate to enable alignment of the front gate electrode to the back gate electrode. The global alignment markers enable preparation of a virtually flat substrate on the first substrate so that the first substrate can be bonded to a second substrate in a reliable manner.

摘要翻译： 完全耗尽的绝缘体上半导体（FDSOI）晶体管结构包括具有有限厚度并与前栅电极对准的背栅电极。 背栅极通过第一氧化物覆盖层通过离子注入掺杂剂形成在第一衬底中。 在第一衬底中形成全局对准标记，以使前栅电极与背栅电极对准。 全局校准标记使得能够在第一衬底上制备实质上平坦的衬底，使得第一衬底可以以可靠的方式结合到第二衬底。

公开(公告)号：US07948782B2

公开(公告)日：2011-05-24

申请号：US12549772

申请日：2009-08-28

申请人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

发明人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

IPC分类号： G11C15/00

CPC分类号： G11C15/046 ,  G11C13/0004

摘要： A memory system includes a content addressable memory (CAM) including a plurality of match lines, each match line having a plurality of memory cells coupled thereto. The system also includes a match detector coupled to the CAM and a reference match line having a plurality of reference memory cells coupled thereto, the reference memory cells being of the same type and the memory cells. The system also includes a match line sensor coupled to the reference match line and the match detector that determines a characteristic of the reference match line and provides a timing signal to the match detector based on the characteristic.

摘要翻译： 存储器系统包括包括多个匹配线的内容可寻址存储器（CAM），每个匹配线具有耦合到其上的多个存储器单元。 该系统还包括耦合到CAM的匹配检测器和具有耦合到其上的多个参考存储器单元的参考匹配线，参考存储器单元是相同类型的存储器单元。 该系统还包括耦合到参考匹配线的匹配线传感器和匹配检测器，其确定参考匹配线的特性，并且基于该特性向匹配检测器提供定时信号。

公开(公告)号：US07595654B2

公开(公告)日：2009-09-29

申请号：US12041388

申请日：2008-03-03

申请人： Manjul Bhushan ,  Karen M. G. V. Gettings ,  Wilfried E. Haensch ,  Brian L. Ji ,  Mark B. Ketchen

发明人： Manjul Bhushan ,  Karen M. G. V. Gettings ,  Wilfried E. Haensch ,  Brian L. Ji ,  Mark B. Ketchen

IPC分类号： G01R31/26

CPC分类号： G01R31/2884 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit device is provided including at least one first array configuration of integrated circuit components comprising a m×n array of FETs, without specified internal connections between the integrated circuit components, wherein m is greater than two. The integrated circuit device further includes at least one second array configuration of integrated circuit components comprising an array of integrated circuit components nominally identical to those of the first array configuration, with specified internal connections between integrated circuit components. A variation coefficient is determined for the integrated circuit components based on a measured specified parameter of the first array configuration and the second array configuration.

摘要翻译： 提供一种集成电路器件，其包括至少一个集成电路部件的第一阵列结构，该集成电路部件包括一组FET，该集成电路阵列在集成电路部件之间没有规定的内部连接，其中m大于2。 集成电路装置还包括集成电路部件的至少一个第二阵列配置，其包括与第一阵列配置的名义上相同的集成电路组件的阵列，以及集成电路部件之间的指定的内部连接。 基于第一阵列配置和第二阵列配置的测量的指定参数来确定集成电路组件的变化系数。

公开(公告)号：US20080175086A1

公开(公告)日：2008-07-24

申请号：US11623434

申请日：2007-01-16

申请人： Wing K. Luk ,  Brian L. Ji

发明人： Wing K. Luk ,  Brian L. Ji

IPC分类号： G11C7/12

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C8/16 ,  G11C11/403 ,  G11C11/405 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4094 ,  G11C11/4097 ,  G11C2211/4065

摘要： A dynamic random access memory circuit has at least one write bit line, at least one read bit line, a capacitive storage device, a write access device operatively coupled to the capacitive storage device and the at least one write bit line, a sense amplifier operatively coupled to the at least one read bit line and configured to generate an output signal, and a refresh bypass device operatively associated with the sense amplifier and the at least one write bit line so as to selectively pass the output signal to the at least one write bit line.

摘要翻译： 动态随机存取存储器电路具有至少一个写位线，至少一个读位线，电容存储器件，可操作地耦合到电容存储器件和至少一个写位线的写访问器件， 耦合到所述至少一个读取位线并被配置为产生输出信号;以及刷新旁路装置，其可操作地与所述读出放大器和所述至少一个写入位线相关联，以便选择性地将所述输出信号传递到所述至少一个写入 位线。

公开(公告)号：US07378895B2

公开(公告)日：2008-05-27

申请号：US10996312

申请日：2004-11-23

申请人： Louis C. Hsu ,  Brian L. Ji ,  Chung H. Lam

发明人： Louis C. Hsu ,  Brian L. Ji ,  Chung H. Lam

IPC分类号： H03L5/00

CPC分类号： H03H11/24

摘要： A programmable, electrically alterable (EA) resistor, an integrated circuit (IC) chip including the EA resistor and integrated analog circuits using on-chip EA resistors. Phase change storage media form resistors (EA resistors) on an IC that may be formed in an array of parallel EA resistors to set variable circuit bias conditions for circuits on the IC and in particular, bias on-chip analog circuits. The bias resistance is changed by changing EA resistor phase. Parallel connection of the parallel EA resistors may be dynamically alterable, switching one or more parallel resistors in and out digitally.

摘要翻译： 一个可编程的，电气可变的（EA）电阻器，集成电路（IC）芯片，其中包括EA电阻器和使用片上EA电阻器的集成模拟电路。 相变存储介质在IC上形成电阻器（EA电阻器），其可以形成在并联EA电阻器阵列中，以设置IC上的电路的可变电路偏置条件，特别是片上模拟电路偏置。 通过改变EA电阻相位来改变偏置电阻。 并联EA电阻器的并联连接可以是动态可变的，以数字方式切换一个或多个并联电阻器。

公开(公告)号：US07319608B2

公开(公告)日：2008-01-15

申请号：US11172473

申请日：2005-06-30

申请人： Louis L. C. Hsu ,  Brian L. Ji ,  Chung Hon Lam ,  Hon-Sum Philip Wong

发明人： Louis L. C. Hsu ,  Brian L. Ji ,  Chung Hon Lam ,  Hon-Sum Philip Wong

IPC分类号： G11C11/00

CPC分类号： G11C13/0004 ,  G11C15/046

摘要： A non-volatile content addressable memory cell comprises: a first phase change material element, the first phase change material element having one end connected to a match-line; a first transistor, the first transistor having a gate connected to a word-line, a source connected to a true bit-read-write-search-line, and a drain connected to another end of the first phase change material element; a second phase change material element, the second phase change material element having one end connected to the match-line; and a second transistor, the second transistor having a gate connected to the word-line, a source connected to a complementary bit-read-write-search-line, and a drain connected to another end of the second phase change material element.

摘要翻译： 非易失性内容可寻址存储单元包括：第一相变材料元件，所述第一相变材料元件具有连接到匹配线的一端; 第一晶体管，第一晶体管具有连接到字线的栅极，连接到真位读 - 写搜索线的源极和连接到第一相变材料元件的另一端的漏极; 第二相变材料元件，所述第二相变材料元件具有连接到所述匹配线的一端; 以及第二晶体管，所述第二晶体管具有连接到所述字线的栅极，连接到互补位读写搜索线的源极和连接到所述第二相变材料元件的另一端的漏极。

公开(公告)号：US20110018511A1

公开(公告)日：2011-01-27

申请号：US12508235

申请日：2009-07-23

申请人： Gary D. Carpenter ,  Brian L. Ji ,  Wonyoung Kim

发明人： Gary D. Carpenter ,  Brian L. Ji ,  Wonyoung Kim

IPC分类号： G05F1/10

CPC分类号： H02M3/158

摘要： A converter circuit and methods for operating the same. The converter circuit includes a supply voltage, a capacitor, an inductor, and four stacked switching elements. Each switching element is adjustable from a low resistance state to a high resistance state by a control signal. The inductor outputs current to a circuit load. The circuit may be operated in a first mode such that the output is adjustable between the supply voltage and half the supply voltage. Alternatively, in a second mode of operation, the output is adjustable from half the supply voltage to a ground voltage.

摘要翻译： A转换器电路及其操作方法。 转换器电路包括电源电压，电容器，电感器和四个堆叠的开关元件。 每个开关元件可通过控制信号从低电阻状态调节到高电阻状态。 电感将电流输出到电路负载。 电路可以在第一模式下操作，使得输出在电源电压和电源电压的一半之间是可调节的。 或者，在第二操作模式中，输出可从电源电压的一半调整到接地电压。