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    Writing scheme for phase change material-content addressable memory
    1.
    发明授权
    Writing scheme for phase change material-content addressable memory 有权
    相变材料内容可寻址存储器的写入方案

    公开(公告)号：US08943374B2

    公开(公告)日：2015-01-27

    申请号：US13551728

    申请日：2012-07-18

    申请人： Chung H. Lam ,  Jing Li ,  Robert K. Montoye

    发明人： Chung H. Lam ,  Jing Li ,  Robert K. Montoye

    IPC分类号： G11C29/00 ,  G11C13/00 ,  G11C15/04 ,  G11C29/44 ,  G11C29/32

    CPC分类号： G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C13/0097 ,  G11C15/046 ,  G11C29/32 ,  G11C29/44

    摘要： A system for programming a phase change material-content addressable memory (PCM-CAM). The system includes a receiving unit for receiving a word to be written in the PCM-CAM. The word includes low bits represented by a low resistance state in the PCM-CAM and high bits represented by a high resistance state in the PCM-CAM. The system includes a writing unit configured to repeatedly write the low bits in memory cells of the PCM-CAM until the resistance of the memory cells are below a threshold value, and to write high bits in memory cells of the PCM-CAM only once.

    摘要翻译： 用于编程相变材料内容可寻址存储器（PCM-CAM）的系统。 该系统包括用于接收要写入PCM-CAM中的单词的接收单元。 该字包括由PCM-CAM中的低电阻状态表示的低位和由PCM-CAM中的高电阻状态表示的高位。 该系统包括：写入单元，被配置为重复写入PCM-CAM的存储单元中的低位，直到存储器单元的电阻低于阈值，并且仅在PCM-CAM的存储器单元中写入高位一次。

    ELECTRONIC SYNAPSES FOR REINFORCEMENT LEARNING
    3.
    发明申请
    ELECTRONIC SYNAPSES FOR REINFORCEMENT LEARNING 有权
    用于加强学习的电子技术

    公开(公告)号：US20140310220A1

    公开(公告)日：2014-10-16

    申请号：US12982505

    申请日：2010-12-30

    申请人： Leland Chang ,  Dharmendra S. Modha ,  Robert K. Montoye

    发明人： Leland Chang ,  Dharmendra S. Modha ,  Robert K. Montoye

    IPC分类号： G06N3/08

    CPC分类号： G06N3/08 ,  G06N3/063 ,  G06N3/0635 ,  G11C11/54

    摘要： Embodiments of the invention provide electronic synapse devices for reinforcement learning. An electronic synapse is configured for interconnecting a pre-synaptic electronic neuron and a post-synaptic electronic neuron. The electronic synapse comprises memory elements configured for storing a state of the electronic synapse and storing meta information for updating the state of the electronic synapse. The electronic synapse further comprises an update module configured for updating the state of the electronic synapse based on the meta information in response to an update signal for reinforcement learning. The update module is configured for updating the state of the electronic synapse based on the meta information, in response to a delayed update signal for reinforcement learning based on a learning rule.

    摘要翻译： 本发明的实施例提供用于加强学习的电子突触装置。 配置电子突触以互连预突触电子神经元和突触后电子神经元。 电子突触包括配置用于存储电子突触的状态并存储用于更新电子突触的状态的元信息的存储器元件。 电子突变还包括更新模块，该更新模块被配置为响应于用于加强学习的更新信号，基于元信息来更新电子突触的状态。 更新模块被配置为响应于用于基于学习规则的加强学习的延迟更新信号，基于元信息来更新电子突触的状态。

    PROGRAMMABLE REGULAR EXPRESSION AND CONTEXT FREE GRAMMAR MATCHER
    5.
    发明申请
    PROGRAMMABLE REGULAR EXPRESSION AND CONTEXT FREE GRAMMAR MATCHER 有权
    可编程的常规表达和上下文免费的GRAMMAR MATCHER

    公开(公告)号：US20130338998A1

    公开(公告)日：2013-12-19

    申请号：US13495535

    申请日：2012-06-13

    申请人： Richard F. Freitas ,  Robert K. Montoye ,  Rajendra Shinde

    发明人： Richard F. Freitas ,  Robert K. Montoye ,  Rajendra Shinde

    IPC分类号： G06F17/27

    CPC分类号： G11C15/046 ,  G11C13/0004

    摘要： A regular expression matcher system, including: a deterministic finite state machine (DFSM); a ternary content addressable memory (TCAM) matcher to compare a word stored at the TCAM matcher to an input stream, wherein the word determines a state-to-state transition of the DFSM from a comparison result; a programmable logic connected to an output of the TCAM matcher to identify a next state in the DFSM based on the comparison result; a state register to update a current state of the DFSM to the next state; and a collection data structure coupled to the TCAM matcher and the programmable logic to store a sequence of required state transitions for the DFSM, wherein the programmable logic determines a next required state transition to be matched from the sequence.

    摘要翻译： 正则表达式匹配器系统，包括：确定性有限状态机（DFSM）; 三进制内容可寻址存储器（TCAM）匹配器，用于将存储在TCAM匹配器中的字与输入流进行比较，其中该字从比较结果确定DFSM的状态到状态转换; 连接到TCAM匹配器的输出的可编程逻辑基于比较结果识别DFSM中的下一状态; 状态寄存器，用于将DFSM的当前状态更新为下一状态; 以及耦合到所述TCAM匹配器和所述可编程逻辑以存储所述DFSM的所需状态转换序列的收集数据结构，其中所述可编程逻辑确定要从所述序列匹配的下一个所需状态转换。

    Test structure for characterizing multi-port static random access memory and register file arrays
    6.
    发明授权
    Test structure for characterizing multi-port static random access memory and register file arrays 失效
    用于表征多端口静态随机存取存储器和寄存器文件阵列的测试结构

    公开(公告)号：US08555119B2

    公开(公告)日：2013-10-08

    申请号：US13459932

    申请日：2012-04-30

    申请人： Leland Chang ,  Jente B. Kuang ,  Robert K. Montoye ,  Hung C. Ngo ,  Kevin J. Nowka

    发明人： Leland Chang ,  Jente B. Kuang ,  Robert K. Montoye ,  Hung C. Ngo ,  Kevin J. Nowka

    IPC分类号： G11C29/00

    CPC分类号： G11C8/16 ,  G11C29/32 ,  G11C29/50 ,  G11C29/50012

    摘要： A test structure for characterizing a production static random access memory (SRAM) array. The test structure includes a characterization circuit having multiple memory cell columns connected in series to form a ring configuration. The characterization circuit is fabricated on a wafer substrate in common with and proximate to a production SRAM array. The characterization circuit preferably includes SRAM cells having a circuit topology substantially identical to the circuit topology of memory cells within the production SRAM array. In one embodiment, the test structure is utilized for characterizing a multi-port memory array and includes multiple memory cell columns connected in series to form a ring oscillator characterization circuit. Each cell column in the characterization circuit includes multiple SRAM cells each having a latching node and multiple data path access nodes. Selection control circuitry selectively enables the multiple data path access nodes for the SRAM cells within the characterization circuit.

    摘要翻译： 用于表征生产静态随机存取存储器（SRAM）阵列的测试结构。 测试结构包括具有串联连接的多个存储单元列的表征电路，以形成环形结构。 表征电路在与生产SRAM阵列相同并且靠近生产SRAM阵列的晶片衬底上制造。 表征电路优选地包括具有与生产SRAM阵列内的存储器单元的电路拓扑基本相同的电路拓扑的SRAM单元。 在一个实施例中，测试结构用于表征多端口存储器阵列，并且包括串联连接的多个存储单元列，以形成环形振荡器表征电路。 表征电路中的每个单元列包括多个具有锁存节点和多个数据路径接入节点的SRAM单元。 选择控制电路选择性地启用表征电路内的SRAM单元的多个数据路径接入节点。

    Test structure for characterizing multi-port static random access memory and register file arrays
    8.
    发明授权
    Test structure for characterizing multi-port static random access memory and register file arrays 有权
    用于表征多端口静态随机存取存储器和寄存器文件阵列的测试结构

    公开(公告)号：US08261138B2

    公开(公告)日：2012-09-04

    申请号：US11552158

    申请日：2006-10-24

    申请人： Leland Chang ,  Jente B. Kuang ,  Robert K. Montoye ,  Hung C. Ngo ,  Kevin J. Nowka

    发明人： Leland Chang ,  Jente B. Kuang ,  Robert K. Montoye ,  Hung C. Ngo ,  Kevin J. Nowka

    IPC分类号： G11C29/00

    CPC分类号： G11C8/16 ,  G11C29/32 ,  G11C29/50 ,  G11C29/50012

    摘要： A test structure for characterizing a production static random access memory (SRAM) array. The test structure includes a characterization circuit having multiple memory cell columns connected in series to form a ring configuration. The characterization circuit is fabricated on a wafer substrate in common with and proximate to a production SRAM array. The characterization circuit preferably includes SRAM cells having a circuit topology substantially identical to the circuit topology of memory cells within the production SRAM array. In one embodiment, the test structure is utilized for characterizing a multi-port memory array and includes multiple memory cell columns connected in series to form a ring oscillator characterization circuit. Each cell column in the characterization circuit includes multiple SRAM cells each having a latching node and multiple data path access nodes. Selection control circuitry selectively enables the multiple data path access nodes for the SRAM cells within the characterization circuit.

    摘要翻译： 用于表征生产静态随机存取存储器（SRAM）阵列的测试结构。 测试结构包括具有串联连接的多个存储单元列的表征电路，以形成环形结构。 表征电路在与生产SRAM阵列相同并且靠近生产SRAM阵列的晶片衬底上制造。 表征电路优选地包括具有与生产SRAM阵列内的存储器单元的电路拓扑基本相同的电路拓扑的SRAM单元。 在一个实施例中，测试结构用于表征多端口存储器阵列，并且包括串联连接的多个存储单元列，以形成环形振荡器表征电路。 表征电路中的每个单元列包括多个具有锁存节点和多个数据路径接入节点的SRAM单元。 选择控制电路选择性地启用表征电路内的SRAM单元的多个数据路径接入节点。

    SerDes double rate bitline with interlock to block precharge capture
    10.
    发明授权
    SerDes double rate bitline with interlock to block precharge capture 失效
    SerDes双倍位线与互锁以阻止预充电捕获

    公开(公告)号：US07839715B2

    公开(公告)日：2010-11-23

    申请号：US12260376

    申请日：2008-10-29

    申请人： Leland Chang ,  Gary Ditlow ,  Robert K. Montoye ,  Salvatore N. Storino

    发明人： Leland Chang ,  Gary Ditlow ,  Robert K. Montoye ,  Salvatore N. Storino

    IPC分类号： G11C8/00

    CPC分类号： H03M9/00 ,  H03K5/135

    摘要： An embodiment of the invention provides a method of separating an early clock pulse and a late clock pulse into two different latches, wherein the early clock pulse is generated through a bit line. In response to the early clock pulse rising, a first data waveform is sent to a fourth data waveform. In response to a third data waveform rising, an early precharge is turned off. In response to the turning off of the early precharge and in response to a fifth data waveform dropping, an eighth data waveform rises if the first data waveform has a value of 1. In response to a sixth data waveform rising, a first pulse latch is opened.

    摘要翻译： 本发明的实施例提供了一种将早期时钟脉冲和后期时钟脉冲分离成两个不同锁存器的方法，其中通过位线产生早期时钟脉冲。 响应于早期时钟脉冲上升，第一数据波形被发送到第四数据波形。 响应于第三数据波形上升，早期预充电被关闭。 响应于早期预充电的关闭并且响应于第五数据波形下降，如果第一数据波形具有值1，则第八数据波形上升。响应于第六数据波形上升，第一脉冲锁存器是 开了