公开(公告)号：US20110193862A1

公开(公告)日：2011-08-11

申请号：US13090924

申请日：2011-04-20

申请人： Kyoung June MIN ,  Jong Myon Kim ,  Hee Seok Kim ,  Jeong Wook Kim ,  Suk Jin Kim

发明人： Kyoung June MIN ,  Jong Myon Kim ,  Hee Seok Kim ,  Jeong Wook Kim ,  Suk Jin Kim

IPC分类号： G06T15/00

CPC分类号： G06T15/405

摘要： A method and system for an early Z test in a tile-based three-dimensional rendering is provided. In the method and system for an early Z test, a portion which is not displayed to a user is removed prior to performing a rasterization process, and thereby performing the 3D rendering efficiently. The method includes segmenting a scene into tiles for performing a rendering with respect to a triangle; selecting a first tile of the tiles, which has a tile Z value less than a minimum Z value of the triangle; and performing the rendering with respect to the triangle in remaining tiles excluding the selected first tile of the tiles.

摘要翻译： 提供了一种基于瓦片的三维渲染的早期Z检验的方法和系统。 在早期Z测试的方法和系统中，在执行光栅化处理之前去除了不向用户显示的部分，从而有效地执行3D渲染。 该方法包括将场景分割成用于执行相对于三角形的呈现的图块; 选择瓦片的第一瓦片，其具有小于所述三角形的最小Z值的瓦片Z值; 以及在除了所选择的瓦片的所选择的第一瓦片之外的剩余瓦片中执行相对于三角形的呈现。

公开(公告)号：US20100205405A1

公开(公告)日：2010-08-12

申请号：US12692735

申请日：2010-01-25

申请人： Tai-song JIN ,  Dong-kwan Suh ,  Suk-jin Kim

发明人： Tai-song JIN ,  Dong-kwan Suh ,  Suk-jin Kim

IPC分类号： G06F9/312 ,  G06F9/38 ,  G06F9/30

CPC分类号： G06F9/30058 ,  G06F9/3846

摘要： A static branch prediction method and code execution method for a pipeline processor, and a code compiling method for static branch prediction, are provided herein. The static branch prediction method includes predicting a conditional branch code as taken or not-taken, adding the prediction information, converting the conditional branch code into a jump target address setting (JTS) code including target address information, branch time information, and a test code, and scheduling codes in a block. The code may be scheduled into a last slot of the block, and the JTS code may be scheduled into an empty slot after all the other codes in the block are scheduled. When the conditional branch code is predicted as taken in the prediction operation, a target address indicated by the target address information may be fetched at a cycle time indicated by the branch time information.

摘要翻译： 本文提供了一种用于流水线处理器的静态分支预测方法和代码执行方法，以及用于静态分支预测的代码编译方法。 静态分支预测方法包括：预测采取或不采用的条件分支代码，将预测信息相加，将条件分支代码转换成包括目标地址信息，分支时间信息和测试的跳转目标地址设置（JTS）代码 代码和调度代码。 可以将代码调度到块的最后一个时隙中，并且在块中的所有其他代码被调度之后，可以将JTS代码调度到空时隙。 当在预测操作中预测条件分支代码时，可以在由分支时间信息指示的周期时间获取由目标地址信息指示的目标地址。

公开(公告)号：US07478227B2

公开(公告)日：2009-01-13

申请号：US11525913

申请日：2006-09-25

申请人： Soo Jung Ryu ,  Jeong Wook Kim ,  Suk Jin Kim ,  Hong-Seok Kim

发明人： Soo Jung Ryu ,  Jeong Wook Kim ,  Suk Jin Kim ,  Hong-Seok Kim

IPC分类号： G06F9/40

CPC分类号： G06F17/5054 ,  G06F9/381 ,  G06F15/7867 ,  Y02D10/12 ,  Y02D10/13

摘要： A reconfigurable processor comprising a configuration memory for storing a configuration bit for at least one loop configuration; a valid information memory for storing bit information indicating whether an operation in a loop is a delay operation; and at least one processing unit for determining whether an operation in a next cycle is the delay operation by referring to the bit information transmitted from the valid information memory, and selectively performing a change and an implementation of a configuration according to the configuration bit from the configuration memory based on the determined results.

摘要翻译： 一种可重配置处理器，包括用于存储用于至少一个环路配置的配置位的配置存储器; 用于存储指示循环中的操作是否为延迟操作的位信息的有效信息存储器; 以及至少一个处理单元，用于通过参考从有效信息存储器发送的比特信息来确定下一个周期中的操作是否是延迟操作，并且根据来自所述有用信息存储器的配置位选择性地执行改变和配置的实现 基于确定结果的配置存储器。

公开(公告)号：US20070177329A1

公开(公告)日：2007-08-02

申请号：US11646535

申请日：2006-12-28

申请人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

发明人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

IPC分类号： H05F3/02

CPC分类号： H05K9/0067

摘要： A clamping circuit is provided, which may clamp a voltage at a node of a circuit to a stable level by using a transistor already included in the circuit. The clamping circuit may clamp a voltage at a first node of a circuit inside a semiconductor chip to a more stable level when electro-static discharge (ESD) occurs. The clamping circuit may include a transistor and a capacitive element to store a control voltage to turn on the transistor in response to ESD.

摘要翻译： 提供了钳位电路，其可以通过使用已经包括在电路中的晶体管将电路节点处的电压钳位到稳定的电平。 当发生静电放电（ESD）时，钳位电路可以将半导体芯片内的电路的第一节点处的电压钳位到更稳定的水平。 钳位电路可以包括晶体管和电容元件，以存储控制电压以响应于ESD来导通晶体管。

公开(公告)号：US20070169032A1

公开(公告)日：2007-07-19

申请号：US11506887

申请日：2006-08-21

申请人： Suk-jin Kim ,  Jeong-wook Kim ,  Hong-seok Kim ,  Soo-jung Ryu

发明人： Suk-jin Kim ,  Jeong-wook Kim ,  Hong-seok Kim ,  Soo-jung Ryu

IPC分类号： G06F9/45

CPC分类号： G06F9/30098 ,  G06F8/441 ,  G06F8/4452 ,  G06F9/3552 ,  G06F9/3836 ,  G06F9/384

摘要： Disclosed is a data processing system and method. The data processing method determines the number of static registers and the number of rotating registers for assigning a register to a variable contained in a certain program, assigns the register to the variable based on the number of the static registers and the number of the rotating registers, and compiles the program. Further, the method stores in the special register a value corresponding to the number of the rotating registers in the compiling operation, and obtains a physical address from a logical address of the register based on the value. Accordingly, the present invention provides an aspect of efficiently using register files by dynamically controlling the number of rotating registers and the number of static registers for a software pipelined loop, and has an effect capable of reducing the generations of spill/fill codes unnecessary during program execution to a minimum.

摘要翻译： 公开了一种数据处理系统和方法。 数据处理方法确定静态寄存器的数量和用于将寄存器分配给包含在某个程序中的变量的旋转寄存器的数量，基于静态寄存器的数量和旋转寄存器的数量将寄存器分配给变量 ，并编译程序。 此外，该方法在特殊寄存器中存储与编译操作中的旋转寄存器的数量相对应的值，并且基于该值从寄存器的逻辑地址获得物理地址。 因此，本发明提供了通过动态地控制旋转寄存器的数量和用于软件流水线循环的静态寄存器的数量来有效地使用寄存器文件的方面，并且具有能够减少在程序期间不必要的溢出/填充代码的代数的效果 执行到最小。

公开(公告)号：US20070157009A1

公开(公告)日：2007-07-05

申请号：US11514889

申请日：2006-09-05

申请人： Soo-jung Ryu ,  Jeong-wook Kim ,  Suk-jin Kim ,  Hong-seok Kim ,  Jun-jin Kong

发明人： Soo-jung Ryu ,  Jeong-wook Kim ,  Suk-jin Kim ,  Hong-seok Kim ,  Jun-jin Kong

IPC分类号： G06F9/44

CPC分类号： G06F9/3836 ,  G06F9/3877 ,  G06F9/3897 ,  G06F15/7867 ,  Y02D10/12 ,  Y02D10/13

摘要： Provided are a loop accelerator and a data processing system having the loop accelerator. The data processing system includes a loop accelerator which executes a loop part of a program, a processor core which processes a remaining part of the program except the loop part, and a central register file which transmits data between the processor core and the loop accelerator. The loop accelerator includes a plurality of processing elements (PEs) each of which performs an operation on each word to execute the program, a configuration memory which stores configuration bits indicating operations, states, etc. of the PEs, and a plurality of context memories, installed in a column or row direction of the PEs, which transmit the configuration bits along a direction toward which the PEs are arrayed. Thus, a connection structure between the configuration memory and the PEs can be simplified to easily modify a structure of the loop accelerator so as to extend the loop accelerator.

摘要翻译： 提供了一种环路加速器和具有环路加速器的数据处理系统。 数据处理系统包括执行程序的循环部分的循环加速器，处理除循环部分之外的程序的剩余部分的处理器核心以及在处理器核心和循环加速器之间传送数据的中央寄存器文件。 环路加速器包括多个处理元件（PE），每个处理元件（PE）对每个字执行操作以执行程序;配置存储器，其存储指示PE的操作，状态等的配置位，以及多个上下文存储器 安装在PE的列或行方向上，其沿着PE排列的方向传送配置位。 因此，可以简化配置存储器和PE之间的连接结构，以容易地修改循环加速器的结构，以便扩展循环加速器。

公开(公告)号：US08943503B2

公开(公告)日：2015-01-27

申请号：US13156492

申请日：2011-06-09

申请人： Young Sam Shin ,  Seung Won Lee ,  Shi Hwa Lee ,  Suk Jin Kim ,  Min Young Son

发明人： Young Sam Shin ,  Seung Won Lee ,  Shi Hwa Lee ,  Suk Jin Kim ,  Min Young Son

IPC分类号： G06F9/46 ,  G06F11/34

CPC分类号： G06F11/3466 ,  G06F11/3423 ,  G06F2201/88

摘要： Provided is a method and apparatus for measuring a performance or a progress state of an application program to perform data processing and execute particular functions in a computing environment using a micro architecture. A thread progress tracking apparatus may include a selector to select at least one thread constituting an application program; a determination unit to determine, based on a predetermined criterion, whether an instruction execution scheme corresponds to a deterministic execution scheme having a regular cycle or a nondeterministic execution scheme having an irregular delay cycle with respect to each of at least one instruction constituting a corresponding thread; and a deterministic progress counter to generate a deterministic progress index with respect to an instruction that is executed by the deterministic execution scheme, excluding an instruction that is executed by the nondeterministic execution scheme.

摘要翻译： 提供了一种用于测量应用程序的性能或进展状态以便在使用微架构的计算环境中执行数据处理并执行特定功能的方法和装置。 线程进度跟踪装置可以包括：选择器，用于选择构成应用程序的至少一个线程; 确定单元，基于预定标准，确定指令执行方案是否对应于具有规则周期的确定性执行方案或具有相对于构成对应线程的至少一个指令中的每一个指令具有不规则延迟周期的非确定性执行方案 ; 以及确定性进度计数器，用于生成关于由确定性执行方案执行的指令的确定性进度索引，不包括由非确定性执行方案执行的指令。

公开(公告)号：US08874630B2

公开(公告)日：2014-10-28

申请号：US13101356

申请日：2011-05-05

申请人： Hyeong-Seok Yu ,  Suk-Jin Kim ,  Sang-Su Park ,  Yong-Surk Lee

发明人： Hyeong-Seok Yu ,  Suk-Jin Kim ,  Sang-Su Park ,  Yong-Surk Lee

IPC分类号： G06F7/00 ,  G06F7/483 ,  H03M7/24

CPC分类号： G06F7/483 ,  H03M7/24

摘要： An apparatus and method for converting data between a floating-point number and an integer is provided. The apparatus includes a data converter configured to determine a sign of input binary data and an output format to which to convert the input binary data and convert the input binary data into a one's complement number based on the sign and the output format of the input binary data, a bias value generator configured to determine whether the input binary data has been rounded up based on a rounding mode of the input binary data and generate a bias value accordingly; and an adder configured to convert the input binary data into a two's complement number by adding the one's complement number and the bias value.

摘要翻译： 提供了一种用于在浮点数和整数之间转换数据的装置和方法。 该装置包括：数据转换器，被配置为基于输入二进制数据的符号和输出格式确定输入二进制数据的符号和输出格式，转换输入的二进制数据并将输入的二进制数据转换为补码 数据，偏置值发生器，被配置为基于输入二进制数据的舍入模式来确定输入的二进制数据是否已被舍入，并相应地生成偏差值; 以及加法器，被配置为通过将所述补码和偏置值相加来将输入的二进制数据转换成二进制补码。

公开(公告)号：US08583873B2

公开(公告)日：2013-11-12

申请号：US13036102

申请日：2011-02-28

申请人： Jae-Un Park ,  Ki-Seok Kwon ,  Suk-Jin Kim

发明人： Jae-Un Park ,  Ki-Seok Kwon ,  Suk-Jin Kim

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/0846 ,  G06F12/0857

摘要： A multiport data cache apparatus and a method of controlling the same are provided. The multiport data cache apparatus includes a plurality of cache banks configured to share a cache line, and a data cache controller configured to receive cache requests for the cache banks, each of which including a cache bank identifier, transfer the received cache requests to the respective cache banks according to the cache bank identifiers, and process the cache requests independently from one another.

摘要翻译： 提供了一种多端口数据缓存装置及其控制方法。 多端口数据高速缓存装置包括配置成共享高速缓存行的多个高速缓冲存储器组，以及数据高速缓存控制器，被配置为接收高速缓冲存储器的缓存请求，每个高速缓冲存储器包括高速缓存存储体标识符， 根据缓存存储体标识符缓存存储器，并且彼此独立地处理缓存请求。

公开(公告)号：US08495303B2

公开(公告)日：2013-07-23

申请号：US12176605

申请日：2008-07-21

申请人： Sang Suk Lee ,  Suk Jin Kim ,  Yeon Gon Cho

发明人： Sang Suk Lee ,  Suk Jin Kim ,  Yeon Gon Cho

IPC分类号： G06F13/00

CPC分类号： G06F12/0846 ,  G06F9/3824

摘要： A processor and a computing system include a processor core and a buffer memory to read word data from a memory. The read word data includes first byte data read by the processor core from the memory. The buffer memory also stores the read word data, and determines whether second byte data requested by the processor core is stored in the buffer memory.

摘要翻译： 处理器和计算系统包括处理器核心和用于从存储器读取字数据的缓冲存储器。 读字数据包括处理器核从存储器读取的第一字节数据。 缓冲存储器还存储读字数据，并且确定处理器核请求的第二字节数据是否被存储在缓冲存储器中。