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79 条记录 (耗时 0.026 秒)

    Method of circuit design yield analysis
    31.
    发明授权
    Method of circuit design yield analysis 有权
    电路设计产量分析方法

    公开(公告)号：US08601416B2

    公开(公告)日：2013-12-03

    申请号：US13535709

    申请日：2012-06-28

    申请人： Chin-Cheng Kuo ,  Wei-Yi Hu ,  Jui-Feng Kuan ,  Yi-Kan Cheng

    发明人： Chin-Cheng Kuo ,  Wei-Yi Hu ,  Jui-Feng Kuan ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F2217/10

    摘要： A method includes (a) generating a set of samples, each sample representing a respective set of semiconductor fabrication process variation values; (b) selecting a first subset of the set of samples based on a probability of the set of semiconductor fabrication process variation values corresponding to each sample; (c) estimating a yield measure for a semiconductor product based on relative sizes of the set of samples and the first subset, without performing a Monte Carlo simulation; and (d) outputting an indication that a design modification is appropriate, if the estimated yield measure is below a specification yield value.

    摘要翻译： 一种方法包括（a）产生一组样本，每个样本表示相应的一组半导体制造工艺变化值; （b）基于与每个样本相对应的半导体制造工艺变化值的集合的概率来选择该组样本的第一子集; （c）在不执行蒙特卡罗模拟的情况下，基于所述一组样本和所述第一子集的相对大小来估计半导体产品的屈服度量; 以及（d）如果估计的收益率测量低于规格收益率值，则输出设计修改适当的指示。

    Tool and method for eliminating multi-patterning conflicts
    32.
    发明授权
    Tool and method for eliminating multi-patterning conflicts 有权
    消除多图案化冲突的工具和方法

    公开(公告)号：US08448100B1

    公开(公告)日：2013-05-21

    申请号：US13444158

    申请日：2012-04-11

    申请人： Hung Lung Lin ,  Chin-Chang Hsu ,  Ying-Yu Shen ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Chin-Hsiung Hsu ,  Huang-Yu Chen ,  Yi-Chuin Tsai ,  Yuan-Te Hou ,  Chung-Hsing Wang

    发明人： Hung Lung Lin ,  Chin-Chang Hsu ,  Ying-Yu Shen ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Chin-Hsiung Hsu ,  Huang-Yu Chen ,  Yi-Chuin Tsai ,  Yuan-Te Hou ,  Chung-Hsing Wang

    IPC分类号： G06F17/50

    CPC分类号： G03F1/70

    摘要： A computer implemented system comprises: a tangible, non-transitory computer readable storage medium encoded with data representing an initial layout of an integrated circuit pattern layer having a plurality of polygons. A special-purpose computer is configured to perform the steps of: analyzing in the initial layout of an integrated circuit pattern layer having a plurality of polygons, so as to identify a plurality of multi-patterning conflict cycles in the initial layout; constructing in the computer a respective multi-patterning conflict cycle graph representing each identified multi-patterning conflict cycle; classifying each identified multi-patterning conflict cycle graph in the computer according to a number of other multi-patterning conflict cycle graphs which enclose that multi-patterning conflict cycle graph; and causing a display device to graphically display the plurality of multi-patterning conflict cycle graphs according to their respective classifications.

    摘要翻译： 计算机实现的系统包括：编码有表示具有多个多边形的集成电路图案层的初始布局的数据的有形的，非暂时性的计算机可读存储介质。 专用计算机被配置为执行以下步骤：在具有多个多边形的集成电路图案层的初始布局中进行分析，以便在初始布局中识别多个多图案化冲突循环; 在计算机中构建表示每个识别的多图案化冲突周期的相应的多图案化冲突循环图; 根据围绕该多图案化冲突循环图的其他多图案化冲突循环图的数量，在计算机中分类每个识别的多图案化冲突循环图; 并且使得显示装置根据它们各自的分类图形地显示多个多图案化冲突循环图。

    METHOD AND SYSTEM FOR REPLACING A PATTERN IN A LAYOUT
    33.
    发明申请
    METHOD AND SYSTEM FOR REPLACING A PATTERN IN A LAYOUT 有权
    用于在布局中替换图案的方法和系统

    公开(公告)号：US20130091476A1

    公开(公告)日：2013-04-11

    申请号：US13269757

    申请日：2011-10-10

    申请人： Huang-Yu CHEN ,  Yuan-Te HOU ,  Chung-Min FU ,  Chung-Hsing WANG ,  Wen-Hao CHEN ,  Yi-Kan CHENG

    发明人： Huang-Yu CHEN ,  Yuan-Te HOU ,  Chung-Min FU ,  Chung-Hsing WANG ,  Wen-Hao CHEN ,  Yi-Kan CHENG

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5077

    摘要： A received layout identifies a plurality of circuit components to be included in an integrated circuit (IC) layer for double patterning the layer using two photomasks, the layout including a plurality of first patterns to be included in the first photomask and at least one second pattern to be included in the second photomask. A selected one of the first patterns has first and second endpoints, to be replaced by a replacement pattern connecting the first endpoint to a third endpoint. At least one respective keep-out region is provided adjacent to each respective remaining first pattern except for the selected first pattern. Data are generated representing the replacement pattern, such that no part of the replacement pattern is formed in any of the keep-out regions. Data representing the remaining first patterns and the replacement pattern are output.

    摘要翻译： 接收到的布局标识要包括在集成电路（IC）层中的多个电路组件，用于使用两个光掩模对层进行双重图案化，所述布局包括要包括在第一光掩模中的多个第一图案和至少一个第二图案 被包括在第二个光掩模中。 所选择的第一模式中的一个具有第一和第二端点，被替换为将第一端点连接到第三端点的替换模式。 除了所选择的第一图案之外，至少一个相应的保留区域被设置为与每个相应的剩余第一图案相邻。 生成表示替换图案的数据，使得在任何保留区域中不形成替换图案的一部分。 输出表示剩余的第一图案和替换图案的数据。

    Mask-shift-aware RC extraction for double patterning design
    34.
    发明授权
    Mask-shift-aware RC extraction for double patterning design 有权
    面罩移位感知RC提取双图案设计

    公开(公告)号：US08119310B1

    公开(公告)日：2012-02-21

    申请号：US12872938

    申请日：2010-08-31

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    IPC分类号： G03F9/00 ,  G06F17/50

    CPC分类号： G03F1/70

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。

    ROUTING SYSTEM AND METHOD FOR DOUBLE PATTERNING TECHNOLOGY
    36.
    发明申请
    ROUTING SYSTEM AND METHOD FOR DOUBLE PATTERNING TECHNOLOGY 有权
    双文件技术的路由系统和方法

    公开(公告)号：US20110119648A1

    公开(公告)日：2011-05-19

    申请号：US12649979

    申请日：2009-12-30

    申请人： Huang-Yu Chen ,  Yuan-Te Hou ,  Gwan Sin Chang ,  Wen-Ju Yang ,  Zhe-Wei Jiang ,  Yi-Kan Cheng ,  Lee-Chung Lu

    发明人： Huang-Yu Chen ,  Yuan-Te Hou ,  Gwan Sin Chang ,  Wen-Ju Yang ,  Zhe-Wei Jiang ,  Yi-Kan Cheng ,  Lee-Chung Lu

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5077

    摘要： A method includes receiving an identification of a plurality of circuit components to be included in an IC layout. Data are generated representing a first pattern to connect two of the circuit components. The first pattern has a plurality of segments. At least two of the segments have lengthwise directions perpendicular to each other. At least one pattern-free region is reserved adjacent to at least one of the at least two segments. Data are generated representing one or more additional patterns near the first pattern. None of the additional patterns is formed in the pattern-free region. The first pattern and the additional patterns form a double-patterning compliant set of patterns. The double-patterning compliant set of patterns are output to a machine readable storage medium to be read by a system for controlling a process to fabricate a pair of masks for patterning a semiconductor substrate using double patterning technology.

    摘要翻译： 一种方法包括接收要包括在IC布局中的多个电路部件的标识。 生成表示连接两个电路部件的第一图案的数据。 第一图案具有多个片段。 至少两个片段具有彼此垂直的纵向方向。 保留与至少两个段中的至少一个相邻的至少一个无图案区域。 生成表示在第一图案附近的一个或多个附加图案的数据。 在无模式区域中没有形成附加图案。 第一种图案和附加图案形成双重图案化顺应的图案集合。 将双图案化顺应的图案集合输出到机器可读存储介质，以由用于控制制造用于使用双重图案化技术图案化半导体衬底的一对掩模的工艺的系统读取。

    Design Optimization for Circuit Migration
    37.
    发明申请
    Design Optimization for Circuit Migration 有权
    电路迁移的设计优化

    公开(公告)号：US20110035717A1

    公开(公告)日：2011-02-10

    申请号：US12846594

    申请日：2010-07-29

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Chung-Hsing Wang ,  Chen-Fu Alex Huang ,  Hsiao-Shu Chao ,  Chin-Yu Chiang ,  Ho Che Yu ,  Chih Sheng Tsai ,  Shu Yi Ying

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Chung-Hsing Wang ,  Chen-Fu Alex Huang ,  Hsiao-Shu Chao ,  Chin-Yu Chiang ,  Ho Che Yu ,  Chih Sheng Tsai ,  Shu Yi Ying

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G06F17/505 ,  G06F17/5068 ,  G06F17/5072

    摘要： An embodiment of the present invention is a computer program product for providing an adjusted electronic representation of an integrated circuit layout. The computer program product has a medium with a computer program embodied thereon. Further, the computer program comprises computer program code for providing full node cells from a full node netlist, computer program code for scaling the full node cells to provide shrink node cells, computer program code for providing a timing performance of the full node cells and the shrink node cells, computer program code for comparing the timing performance of the full node cells to the timing performance of the shrink node cells, and computer program code for providing a first netlist.

    摘要翻译： 本发明的实施例是一种用于提供集成电路布局的经调整的电子表示的计算机程序产品。 计算机程序产品具有其上体现计算机程序的介质。 此外，计算机程序包括用于从完整节点网表提供全节点单元的计算机程序代码，用于缩放全节点单元以提供收缩节点单元的计算机程序代码，用于提供全节点单元的定时性能的计算机程序代码和 收缩节点单元，用于将全节点单元的定时性能与收缩节点单元的定时性能进行比较的计算机程序代码以及用于提供第一网表的计算机程序代码。

    Systematic Method for Variable Layout Shrink
    38.
    发明申请
    Systematic Method for Variable Layout Shrink 有权
    可变布局收缩的系统方法

    公开(公告)号：US20100199238A1

    公开(公告)日：2010-08-05

    申请号：US12617046

    申请日：2009-11-12

    申请人： Fu-Chieh Hsu ,  Louis Chao-Chiuan Liu ,  Lee-Chung Lu ,  Yi-Kan Cheng

    发明人： Fu-Chieh Hsu ,  Louis Chao-Chiuan Liu ,  Lee-Chung Lu ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method for integrated circuit design includes providing a layout of an integrated circuit; determining key parameters of the integrated circuit; determining target values of the key parameters; and performing a first shrinkage of the layout using a first shrink percentage to generate a shrunk layout. The shrunk layout is evaluated by generating values of the key parameters from the shrunk layout. A portion of the values of the key parameters failing to meet respective ones of the target values is found. Guidelines for tuning manufacturing processes of the shrunk layout are provided, so that the portion of the values of the key parameters can meet the respective ones of the target values.

    摘要翻译： 一种用于集成电路设计的方法包括提供集成电路的布局; 确定集成电路的关键参数; 确定关键参数的目标值; 并且使用第一收缩百分比来执行布局的第一收缩以产生收缩的布局。 通过从缩小布局生成关键参数的值来评估收缩布局。 找到关键参数的值的一部分不能满足相应的目标值。 提供用于调整缩小布局的制造过程的指南，使得关键参数的值的部分可以满足相应的目标值。

    Metal Thickness Simulation for Improving RC Extraction Accuracy
    40.
    发明申请
    Metal Thickness Simulation for Improving RC Extraction Accuracy 审中-公开
    提高RC提取精度的金属厚度模拟

    公开(公告)号：US20070266360A1

    公开(公告)日：2007-11-15

    申请号：US11688692

    申请日：2007-03-20

    申请人： Yi-Kan Cheng ,  Ke-Ying Su ,  Victor C. Y. Chang

    发明人： Yi-Kan Cheng ,  Ke-Ying Su ,  Victor C. Y. Chang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

    摘要： An integrated circuit (IC) design method includes providing a design layout defined in a plurality of grids; simulating a chemical mechanical polishing (CMP) process to an IC substrate with a patterned structure defined by the design layout, generating a dielectric thickness and a metal thickness on one of the plurality of grids; extracting a capacitance based on the dielectric thickness on the one of the plurality of grids; and extracting a resistance based on the metal thickness on the one of the plurality of grids.

    摘要翻译： 集成电路（IC）设计方法包括提供在多个网格中定义的设计布局; 模拟化学机械抛光（CMP）工艺到具有由设计布局限定的图案化结构的IC衬底，在所述多个栅格之一上产生电介质厚度和金属厚度; 基于所述多个栅格中的所述一个栅极上的电介质厚度提取电容; 以及基于所述多个网格中的所述一个网格上的金属厚度提取电阻。