公开(公告)号：US08507957B2

公开(公告)日：2013-08-13

申请号：US13098925

申请日：2011-05-02

申请人： Yung-Chin Hou ,  Shyue-Shyh Lin ,  Li-Chun Tien ,  Shu-Min Chen ,  Pin-Dai Sue

发明人： Yung-Chin Hou ,  Shyue-Shyh Lin ,  Li-Chun Tien ,  Shu-Min Chen ,  Pin-Dai Sue

IPC分类号： H01L23/48 ,  H01L21/768 ,  H01L29/41

CPC分类号： H01L27/11807 ,  H01L23/5286 ,  H01L27/0207 ,  H01L2027/11881 ,  H01L2924/0002 ,  H01L2924/00

摘要： A circuit includes a semiconductor substrate; a bottom metal layer over the semiconductor substrate, wherein no additional metal layer is between the semiconductor substrate and the bottom metal layer; and a cell including a plug-level power rail under the bottom metal layer.

摘要翻译： 电路包括半导体衬底; 半导体衬底上的底部金属层，其中在半导体衬底和底部金属层之间没有附加的金属层; 以及在底部金属层下方包括插头级电源轨的电池。

公开(公告)号：US08504972B2

公开(公告)日：2013-08-06

申请号：US12697887

申请日：2010-02-01

申请人： Yung-Chin Hou ,  David Barry Scott ,  Lee-Chung Lu ,  Li-Chun Tien

发明人： Yung-Chin Hou ,  David Barry Scott ,  Lee-Chung Lu ,  Li-Chun Tien

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： An integrated circuit layout includes a standard cell, which includes a first gate strip and a second gate strip parallel to each other and having a gate pitch; a first boundary and a second boundary on opposite ends of the first standard cell; and a third boundary and a fourth boundary on opposite ends of the first standard cell and parallel to the first gate strip and the second gate strip. A cell pitch between the third boundary and the fourth boundary is not equal to integer times the gate pitch. A PMOS transistor is formed of the first gate strip and a first active region. An NMOS transistor is formed of the first gate strip and a second active region.

摘要翻译： 集成电路布局包括标准单元，其包括彼此平行并具有栅极间距的第一栅极条和第二栅极条; 在第一标准单元的相对端上的第一边界和第二边界; 以及在第一标准单元的相对端上并且平行于第一栅极条和第二栅极条的第三边界和第四边界。 第三边界和第四边界之间的单元间距不等于门间距的整数倍。 PMOS晶体管由第一栅极条和第一有源区形成。 NMOS晶体管由第一栅极条和第二有源区形成。

公开(公告)号：US08504965B2

公开(公告)日：2013-08-06

申请号：US12895264

申请日：2010-09-30

申请人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

发明人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G06F2217/66

摘要： A method of designing integrated circuits includes providing a design of an integrated circuit at a first scale, wherein the integrated circuit includes a shrinkable circuit including a first intellectual property (IP); and a non-shrinkable circuit including a second IP having a hierarchical structure. A marker layer is formed to cover the non-shrinkable circuit, wherein the shrinkable circuit is not covered by the marker layer. The electrical performance of the non-shrinkable circuit is simulated using a simulation tool, wherein the simulated non-shrinkable circuit is at a second scale smaller than the first scale.

摘要翻译： 设计集成电路的方法包括以第一标度提供集成电路的设计，其中该集成电路包括包括第一知识产权（IP）的可收缩电路; 以及包括具有分层结构的第二IP的不可收缩电路。 形成标记层以覆盖不可收缩电路，其中可收缩电路不被标记层覆盖。 使用仿真工具模拟不可收缩电路的电气性能，其中模拟的不可收缩电路的尺寸比第一刻度小。

公开(公告)号：US20120084745A1

公开(公告)日：2012-04-05

申请号：US12895264

申请日：2010-09-30

申请人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

发明人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G06F2217/66

摘要： A method of designing integrated circuits includes providing a design of an integrated circuit at a first scale, wherein the integrated circuit includes a shrinkable circuit including a first intellectual property (IP); and a non-shrinkable circuit including a second IP having a hierarchical structure. A marker layer is formed to cover the non-shrinkable circuit, wherein the shrinkable circuit is not covered by the marker layer. The electrical performance of the non-shrinkable circuit is simulated using a simulation tool, wherein the simulated non-shrinkable circuit is at a second scale smaller than the first scale.

摘要翻译： 设计集成电路的方法包括以第一标度提供集成电路的设计，其中该集成电路包括包括第一知识产权（IP）的可收缩电路; 以及包括具有分层结构的第二IP的不可收缩电路。 形成标记层以覆盖不可收缩电路，其中可收缩电路不被标记层覆盖。 使用仿真工具模拟不可收缩电路的电气性能，其中模拟的不可收缩电路的尺寸比第一刻度小。

公开(公告)号：US20110289466A1

公开(公告)日：2011-11-24

申请号：US13195907

申请日：2011-08-02

申请人： Yung-Chin Hou ,  Ying-Chou Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yi-Kan Cheng ,  Chung-Kai Lin ,  Hsiao-Shu Chao ,  Ping-Heng Yeh ,  Min-Hong Wu ,  Yao-Ching Ku ,  Tsong-Hua Ou

发明人： Yung-Chin Hou ,  Ying-Chou Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yi-Kan Cheng ,  Chung-Kai Lin ,  Hsiao-Shu Chao ,  Ping-Heng Yeh ,  Min-Hong Wu ,  Yao-Ching Ku ,  Tsong-Hua Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F17/5081

摘要： Disclosed is a system and method for integrated circuit designs and post layout analysis. The integrated circuit design method includes providing a plurality of IC devices with various design dimensions; collecting electrical performance data of the IC devices; extracting equivalent dimensions of the IC devices; generating a shape related model to relate the equivalent dimensions to the electrical performance data of the IC devices; and creating a data refinement table using the equivalent dimensions and the electrical performance data.

摘要翻译： 公开了一种用于集成电路设计和后期布局分析的系统和方法。 集成电路设计方法包括提供具有各种设计尺寸的多个IC器件; 收集IC器件的电气性能数据; 提取IC器件的等效尺寸; 产生形状相关模型以将等效尺寸与IC器件的电性能数据相关联; 以及使用等效尺寸和电气性能数据创建数据细化表。

公开(公告)号：US20100269081A1

公开(公告)日：2010-10-21

申请号：US12697887

申请日：2010-02-01

申请人： Yung-Chin Hou ,  David Barry Scott ,  Lee-Chung Lu ,  Li-Chun Tien

发明人： Yung-Chin Hou ,  David Barry Scott ,  Lee-Chung Lu ,  Li-Chun Tien

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： An integrated circuit layout includes a standard cell, which includes a first gate strip and a second gate strip parallel to each other and having a gate pitch; a first boundary and a second boundary on opposite ends of the first standard cell; and a third boundary and a fourth boundary on opposite ends of the first standard cell and parallel to the first gate strip and the second gate strip. A cell pitch between the third boundary and the fourth boundary is not equal to integer times the gate pitch. A PMOS transistor is formed of the first gate strip and a first active region. An NMOS transistor is formed of the first gate strip and a second active region.

摘要翻译： 集成电路布局包括标准单元，其包括彼此平行并具有栅极间距的第一栅极条和第二栅极条; 在第一标准单元的相对端上的第一边界和第二边界; 以及在第一标准单元的相对端上并且平行于第一栅极条和第二栅极条的第三边界和第四边界。 第三边界和第四边界之间的单元间距不等于门间距的整数倍。 PMOS晶体管由第一栅极条和第一有源区形成。 NMOS晶体管由第一栅极条和第二有源区形成。

公开(公告)号：US07458051B2

公开(公告)日：2008-11-25

申请号：US11281035

申请日：2005-11-17

申请人： Yung-Chin Hou ,  Lee-Chung Lu ,  Chu-Ping Wang ,  Li-Chun Tien

发明人： Yung-Chin Hou ,  Lee-Chung Lu ,  Chu-Ping Wang ,  Li-Chun Tien

IPC分类号： G06F17/50

CPC分类号： G11C5/063 ,  H01L27/0207

摘要： A semiconductor structure including at least one spare cell is disclosed. The semiconductor structure includes a first conductive line coupled to a power supply, and a second conductive line coupled to a complementary power supply. At least one spare cell is decoupled from the first or second conductive line for being selectively connected to at least one normally functioning electronic components, the first conductive line and the second conductive line only during a rerouting process for reducing leakage power of the semiconductor structure.

摘要翻译： 公开了包括至少一个备用单元的半导体结构。 半导体结构包括耦合到电源的第一导线和耦合到互补电源的第二导线。 至少一个备用单元与第一或第二导线分离，以便仅在用于减小半导体结构的泄漏功率的重新路由过程中选择性地连接到至少一个正常工作的电子部件，第一导线和第二导线。

公开(公告)号：US20080082876A1

公开(公告)日：2008-04-03

申请号：US11505113

申请日：2006-08-16

申请人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

发明人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

IPC分类号： G01R31/28

CPC分类号： G01R31/31721

摘要： A system is disclosed for reducing current leakages in an integrated circuit (IC), the system comprises one or more separated power supply lines connecting between one or more power sources and an isolated circuitry, one or more switches on the separated power supply lines for controlling the connections between the power sources and the isolated circuitry, and one or more controllers for turning the switches on or off according to one or more predetermined conditions.

摘要翻译： 公开了一种用于减少集成电路（IC）中的电流泄漏的系统，该系统包括连接在一个或多个电源和隔离电路之间的一个或多个分开的电源线，分离的电源线上的一个或多个开关用于控制 电源和隔离电路之间的连接，以及根据一个或多个预定条件打开或关闭开关的一个或多个控制器。

公开(公告)号：US20070152745A1

公开(公告)日：2007-07-05

申请号：US11322723

申请日：2005-12-30

申请人： Yung-Chin Hou ,  Carlos Diaz ,  Chung-Hsing Wang ,  Lee-Chung Lu

发明人： Yung-Chin Hou ,  Carlos Diaz ,  Chung-Hsing Wang ,  Lee-Chung Lu

IPC分类号： G05F1/10

CPC分类号： G05F3/205

摘要： The present invention discloses a system for reducing a leakage current of an integrated circuit coupled to a supply voltage source. The system includes a bias module, and a switch device serially coupled between the bias module and the integrated circuit. The bias module generates a bias voltage and the switch device is turned off for reducing the leakage current of the integrated circuit when the integrated circuit is in a sleep mode.

摘要翻译： 本发明公开了一种用于减小耦合到电源电压源的集成电路的漏电流的系统。 该系统包括偏置模块和串联耦合在偏置模块和集成电路之间的开关装置。 偏置模块产生偏置电压，并且当集成电路处于睡眠模式时，开关装置关闭以减小集成电路的漏电流。

公开(公告)号：US20070006117A1

公开(公告)日：2007-01-04

申请号：US11333925

申请日：2006-01-18

申请人： Gwan Chang ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yung-Chin Hou

发明人： Gwan Chang ,  Ru-Gun Liu ,  Chih-Ming Lai ,  Yung-Chin Hou

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method for converting a circuit design into a semiconductor device includes the following steps. A first set of deign information is provided for representing the circuit design. Priority design information, which represents a priority portion of the circuit design, is extracted from the first set of design information. The priority design information is processed for generating a second set of design information. The semiconductor device is fabricated based on the first and second sets of design information. The second set of design information contains enhanced fabrication conditions as opposed to those of the first set of design information for optimizing the conversion of the circuit design into the semiconductor device.

摘要翻译： 将电路设计转换为半导体器件的方法包括以下步骤。 提供第一组设计信息以表示电路设计。 从第一组设计信息中提取代表电路设计的优先级部分的优先级设计信息。 优先设计信息被处理以产生第二组设计信息。 基于第一和第二组设计信息制造半导体器件。 与用于优化电路设计到半导体器件的转换的第一组设计信息相比，第二组设计信息包含增强的制造条件。