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    Methods of modulating the work functions of film layers
    31.
    发明授权
    Methods of modulating the work functions of film layers 失效
    调制膜层功能的方法

    公开(公告)号：US07332433B2

    公开(公告)日：2008-02-19

    申请号：US11233356

    申请日：2005-09-22

    申请人： Kisik Choi ,  Husam Alshareef ,  Prashant Majhi

    发明人： Kisik Choi ,  Husam Alshareef ,  Prashant Majhi

    IPC分类号： H01R24/00

    CPC分类号： H01L21/823842

    摘要： Methods for fabricating two metal gate stacks with varying work functions for complementary metal oxide semiconductor (CMOS) devices are provided A first metal layer may be deposited onto a gate dielectric, followed by the deposition of a second metal layer, where the second metal layer modulated the work function of the first metal layer. The second metal layer and subsequently etch, exposing a portion of the first metal layer. A third metal layer may be deposited on the etched second metal layer and the exposed first metal layer, where the third metal layer may modulate the work function of the exposed first metal layer. Subsequent fabrication techniques may be used to define the gate stack.

    摘要翻译： 提供了用于制造用于互补金属氧化物半导体（CMOS）器件的具有不同功函数的两个金属栅极叠层的方法。第一金属层可沉积在栅极电介质上，随后沉积第二金属层，其中第二金属层调制 第一金属层的功函数。 第二金属层并随后蚀刻，暴露第一金属层的一部分。 可以在蚀刻的第二金属层和暴露的第一金属层上沉积第三金属层，其中第三金属层可以调节暴露的第一金属层的功函数。 可以使用随后的制造技术来定义栅极堆叠。

    Nanocrystal formation using atomic layer deposition and resulting apparatus
    33.
    发明授权
    Nanocrystal formation using atomic layer deposition and resulting apparatus 有权
    使用原子层沉积和所得装置的纳米晶体形成

    公开(公告)号：US08643079B2

    公开(公告)日：2014-02-04

    申请号：US12115192

    申请日：2008-05-05

    申请人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

    发明人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

    IPC分类号： H01L29/788

    CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L21/0228 ,  H01L21/0262 ,  H01L21/3141 ,  H01L29/42324

    摘要： Nanocrystal structures formed using atomic layer deposition (ALD) processes are useful in the formation of integrated circuits such as memory devices. Rather than continuing the ALD process until a continuous layer is formed, the ALD process is halted prematurely to leave a discontinuous formation of nanocrystals which are then capped by a different material, thus forming a layer with a discontinuous portion and a bulk portion. Such nanocrystals can serve as charge-storage sites within the bulk portion, and the resulting structure can serve as a floating gate of a floating-gate memory cell. A floating gate may contain one or more layers of such nanocrystal structures.

    摘要翻译： 使用原子层沉积（ALD）工艺形成的纳米晶体结构在形成诸如存储器件的集成电路中是有用的。 不是继续ALD过程直到形成连续层，所以ALD过程被过早地停止以留下不连续的纳米晶体形成，然后被不同的材料覆盖，从而形成具有不连续部分和主体部分的层。 这种纳米晶体可以用作体积部分内的电荷存储位置，并且所得结构可以用作浮栅存储器单元的浮置栅极。 浮动栅极可以包含一层或多层这样的纳米晶体结构。

    BUFFER STRUCTURE FOR SEMICONDUCTOR DEVICE AND METHODS OF FABRICATION
    34.
    发明申请
    BUFFER STRUCTURE FOR SEMICONDUCTOR DEVICE AND METHODS OF FABRICATION 有权
    半导体器件的缓冲结构和制造方法

    公开(公告)号：US20100163848A1

    公开(公告)日：2010-07-01

    申请号：US12347883

    申请日：2008-12-31

    申请人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

    发明人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

    IPC分类号： H01L29/66 ,  H01L29/165 ,  H01L21/20

    CPC分类号： H01L29/7782 ,  H01L21/02381 ,  H01L21/02387 ,  H01L21/0245 ,  H01L21/02494 ,  H01L21/02505 ,  H01L21/02532 ,  H01L29/1075

    摘要： Embodiments of the present invention describe a semiconductor device having an buffer structure and methods of fabricating the buffer structure. The buffer structure is formed between a substrate and a quantum well layer to prevent defects in the substrate and quantum well layer due to lattice mismatch. The buffer structure comprises a first buffer layer formed on the substrate, a plurality of blocking members formed on the first buffer layer, and second buffer formed on the plurality of blocking members. The plurality of blocking members prevent the second buffer layer from being deposited directly onto the entire first buffer layer so as to minimize lattice mismatch and prevent defects in the first and second buffer layers.

    摘要翻译： 本发明的实施例描述了具有缓冲结构的半导体器件和制造缓冲结构的方法。 缓冲结构形成在衬底和量子阱层之间，以防止由于晶格失配而引起的衬底和量子阱层中的缺陷。 缓冲结构包括形成在基板上的第一缓冲层，形成在第一缓冲层上的多个阻挡构件和形成在多个阻挡构件上的第二缓冲器。 多个阻挡构件防止第二缓冲层直接沉积在整个第一缓冲层上，以便最小化晶格失配并防止第一和第二缓冲层中的缺陷。

    Strain-inducing semiconductor regions
    35.
    发明授权
    Strain-inducing semiconductor regions 有权
    应变诱导半导体区域

    公开(公告)号：US07629603B2

    公开(公告)日：2009-12-08

    申请号：US11450744

    申请日：2006-06-09

    申请人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

    发明人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

    IPC分类号： H01L31/00

    CPC分类号： H01L29/1054 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

    摘要： A method to form a strain-inducing semiconductor region comprising three or more species of charge-neutral lattice-forming atoms is described. In one embodiment, formation of a strain-inducing semiconductor region, comprising three or more species of charge-neutral lattice-forming atoms, laterally adjacent to a crystalline substrate results in a uniaxial strain imparted to the crystalline substrate. Thus, a strained crystalline substrate may be provided. In another embodiment, a semiconductor region with a crystalline lattice of three or more species of charge-neutral lattice-forming atoms imparts a strain to a crystalline substrate, wherein the lattice constant of the semiconductor region is different from that of the crystalline substrate.

    摘要翻译： 描述了形成包含三种或更多种电荷 - 中性晶格形成原子的应变诱导半导体区域的方法。 在一个实施方案中，形成包含三个或更多种电荷 - 中性晶格形成原子的应变诱导半导体区域，横向邻近晶体衬底导致赋予晶体衬底的单轴应变。 因此，可以提供应变晶体衬底。 在另一个实施方案中，具有三种或更多种电荷 - 中性晶格形成原子的晶格的半导体区域向晶体衬底施加应变，其中半导体区域的晶格常数不同于晶体衬底的晶格常数。

    Transistors and methods of manufacture thereof
    36.
    发明授权
    Transistors and methods of manufacture thereof 有权
    晶体管及其制造方法

    公开(公告)号：US07361538B2

    公开(公告)日：2008-04-22

    申请号：US11105880

    申请日：2005-04-14

    申请人： Hongfa Luan ,  Prashant Majhi

    发明人： Hongfa Luan ,  Prashant Majhi

    IPC分类号： H01L21/336 ,  H01L21/8234

    CPC分类号： H01L21/28097 ,  H01L21/28194 ,  H01L21/823842 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/78

    摘要： Transistors and methods of manufacture thereof are disclosed. A workpiece is provided, a gate dielectric is formed over the workpiece, and a gate is formed over the gate dielectric by exposing the workpiece to a precursor of hafnium (Hf) and a precursor of silicon (Si). The gate includes and include respectively a layer of a combination of Hf and Si. The layer of the combination of Hf and Si of the gate establishes the threshold voltage Vt of the transistor. The transistor may includes and include respectively a single NMOS transistor or an NMOS transistor of a CMOS device.

    摘要翻译： 公开了晶体管及其制造方法。 提供工件，在工件上形成栅极电介质，并且通过将工件暴露于铪（Hf）的前体和硅（Si）的前体，在栅极电介质上形成栅极。 栅极分别包括Hf和Si的组合层。 栅极的Hf和Si的组合层建立了晶体管的阈值电压V SUB。 晶体管可以分别包括并包括CMOS器件的单个NMOS晶体管或NMOS晶体管。

    DUAL METAL GATES USING ONE METAL TO ALTER WORK FUNCTION OF ANOTHER METAL
    37.
    发明申请
    DUAL METAL GATES USING ONE METAL TO ALTER WORK FUNCTION OF ANOTHER METAL 审中-公开
    使用一种金属的双金属门可以改善其他金属的工作功能

    公开(公告)号：US20120256270A1

    公开(公告)日：2012-10-11

    申请号：US13525840

    申请日：2012-06-18

    申请人： Byoung H. Lee ,  Sang Ho Bae ,  Kisik Choi ,  Rino Choi ,  Craig Huffman ,  Prashant Majhi ,  Jong Hoan Sim ,  Seung-Chul Song ,  Zhibo Zhang

    发明人： Byoung H. Lee ,  Sang Ho Bae ,  Kisik Choi ,  Rino Choi ,  Craig Huffman ,  Prashant Majhi ,  Jong Hoan Sim ,  Seung-Chul Song ,  Zhibo Zhang

    IPC分类号： H01L27/092

    CPC分类号： H01L21/823842 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/517

    摘要： Methods of forming dual metal gates and the gates so formed are disclosed. A method may include forming a first metal (e.g., NMOS metal) layer on a gate dielectric layer and a second metal (e.g., PMOS metal) layer on the first metal layer, whereby the second metal layer alters a work function of the first metal layer (to form PMOS metal). The method may remove a portion of the second metal layer to expose the first metal layer in a first region; form a silicon layer on the exposed first metal layer in the first region and on the second metal layer in a second region; and form the dual metal gates in the first and second regions. Since the gate dielectric layer is continuously covered with the first metal, it is not exposed to the damage from the metal etch process.

    摘要翻译： 公开了形成双金属栅极和形成的栅极的方法。 一种方法可以包括在第一金属层上的栅极电介质层和第二金属（例如，PMOS金属）层上形成第一金属（例如，NMOS金属）层，由此第二金属层改变第一金属的功函数 层（形成PMOS金属）。 该方法可以移除第二金属层的一部分以暴露第一区域中的第一金属层; 在第一区域中的暴露的第一金属层上和在第二区域中的第二金属层上形成硅层; 并在第一和第二区域形成双金属栅极。 由于栅极电介质层被第一金属连续覆盖，所以不会受到金属蚀刻工艺的损害。