公开(公告)号：US07763511B2

公开(公告)日：2010-07-27

申请号：US11618666

申请日：2006-12-29

申请人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

发明人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

IPC分类号： H01L21/00

CPC分类号： H01L29/42332 ,  B82Y10/00 ,  H01L21/28273 ,  H01L29/513

摘要： Electronic apparatus, systems, and methods of forming such electronic apparatus and systems include non-insulating nanocrystals disposed on a dielectric stack, where the non-insulating nanocrystals are arranged to store electric charge. The dielectric stack includes two dielectric layers having different electron barriers such that the non-insulating nanocrystals may be disposed on the dielectric layer having the lower electron barrier.

摘要翻译： 形成这种电子设备和系统的电子设备，系统和方法包括设置在电介质堆叠上的非绝缘纳米晶体，其中非绝缘纳米晶体被布置成存储电荷。 电介质堆叠包括具有不同电子势垒的两个电介质层，使得非绝缘纳米晶体可以设置在具有较低电子势垒的电介质层上。

公开(公告)号：US20080157171A1

公开(公告)日：2008-07-03

申请号：US11618666

申请日：2006-12-29

申请人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

发明人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

IPC分类号： H01L29/788 ,  H01L21/20

CPC分类号： H01L29/42332 ,  B82Y10/00 ,  H01L21/28273 ,  H01L29/513

摘要： Electronic apparatus, systems, and methods of forming such electronic apparatus and systems include non-insulating nanocrystals disposed on a dielectric stack, where the non-insulating nanocrystals are arranged to store electric charge. The dielectric stack includes two dielectric layers having different electron barriers such that the non-insulating nanocrystals may be disposed on the dielectric layer having the lower electron barrier.

摘要翻译： 形成这种电子设备和系统的电子设备，系统和方法包括设置在电介质堆叠上的非绝缘纳米晶体，其中非绝缘纳米晶体被布置成存储电荷。 电介质堆叠包括具有不同电子势垒的两个电介质层，使得非绝缘纳米晶体可以设置在具有较低电子势垒的电介质层上。

公开(公告)号：US08643079B2

公开(公告)日：2014-02-04

申请号：US12115192

申请日：2008-05-05

申请人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

发明人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

IPC分类号： H01L29/788

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L21/0228 ,  H01L21/0262 ,  H01L21/3141 ,  H01L29/42324

摘要： Nanocrystal structures formed using atomic layer deposition (ALD) processes are useful in the formation of integrated circuits such as memory devices. Rather than continuing the ALD process until a continuous layer is formed, the ALD process is halted prematurely to leave a discontinuous formation of nanocrystals which are then capped by a different material, thus forming a layer with a discontinuous portion and a bulk portion. Such nanocrystals can serve as charge-storage sites within the bulk portion, and the resulting structure can serve as a floating gate of a floating-gate memory cell. A floating gate may contain one or more layers of such nanocrystal structures.

摘要翻译： 使用原子层沉积（ALD）工艺形成的纳米晶体结构在形成诸如存储器件的集成电路中是有用的。 不是继续ALD过程直到形成连续层，所以ALD过程被过早地停止以留下不连续的纳米晶体形成，然后被不同的材料覆盖，从而形成具有不连续部分和主体部分的层。 这种纳米晶体可以用作体积部分内的电荷存储位置，并且所得结构可以用作浮栅存储器单元的浮置栅极。 浮动栅极可以包含一层或多层这样的纳米晶体结构。

公开(公告)号：US20090273016A1

公开(公告)日：2009-11-05

申请号：US12115192

申请日：2008-05-05

申请人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

发明人： Prashant Majhi ,  Kyu S. Min ,  Wilman Tsai

IPC分类号： H01L29/788 ,  H01L21/31 ,  H01L21/28

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L21/0228 ,  H01L21/0262 ,  H01L21/3141 ,  H01L29/42324

摘要： Nanocrystal structures formed using atomic layer deposition (ALD) processes are useful in the formation of integrated circuits such as memory devices. Rather than continuing the ALD process until a continuous layer is formed, the ALD process is halted prematurely to leave a discontinuous formation of nanocrystals which are then capped by a different material, thus forming a layer with a discontinuous portion and a bulk portion. Such nanocrystals can serve as charge-storage sites within the bulk portion, and the resulting structure can serve as a floating gate of a floating-gate memory cell. A floating gate may contain one or more layers of such nanocrystal structures.

摘要翻译： 使用原子层沉积（ALD）工艺形成的纳米晶体结构在形成诸如存储器件的集成电路中是有用的。 不是继续ALD过程直到形成连续层，所以ALD过程被过早地停止以留下不连续的纳米晶体形成，然后被不同的材料覆盖，从而形成具有不连续部分和主体部分的层。 这种纳米晶体可以用作体积部分内的电荷存储位置，并且所得结构可以用作浮栅存储器单元的浮置栅极。 浮动栅极可以包含一层或多层这样的纳米晶体结构。

公开(公告)号：US08936976B2

公开(公告)日：2015-01-20

申请号：US12646711

申请日：2009-12-23

申请人： Marko Radosavljevic ,  Prashant Majhi ,  Jack T. Kavalieros ,  Niti Goel ,  Wilman Tsai ,  Niloy Mukherjee ,  Yong Ju Lee ,  Gilbert Dewey ,  Willy Rachmady

发明人： Marko Radosavljevic ,  Prashant Majhi ,  Jack T. Kavalieros ,  Niti Goel ,  Wilman Tsai ,  Niloy Mukherjee ,  Yong Ju Lee ,  Gilbert Dewey ,  Willy Rachmady

IPC分类号： H01L21/338 ,  H01L29/778 ,  H01L21/225 ,  H01L29/20 ,  H01L29/423 ,  H01L29/47 ,  H01L29/66

CPC分类号： H01L29/7786 ,  H01L21/2256 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/47 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7787

摘要： Conductivity improvements in III-V semiconductor devices are described. A first improvement includes a barrier layer that is not coextensively planar with a channel layer. A second improvement includes an anneal of a metal/Si, Ge or SiliconGermanium/III-V stack to form a metal-Silicon, metal-Germanium or metal-SiliconGermanium layer over a Si and/or Germanium doped III-V layer. Then, removing the metal layer and forming a source/drain electrode on the metal-Silicon, metal-Germanium or metal-SiliconGermanium layer. A third improvement includes forming a layer of a Group IV and/or Group VI element over a III-V channel layer, and, annealing to dope the III-V channel layer with Group IV and/or Group VI species. A fourth improvement includes a passivation and/or dipole layer formed over an access region of a III-V device.

摘要翻译： 描述了III-V半导体器件的电导率改进。 第一改进包括与通道层不共同平面的阻挡层。 第二个改进包括金属/ Si，Ge或硅锗/ III-V堆叠的退火，以在Si和/或锗掺杂的III-V层上形成金属硅，金属锗或金属硅锗层。 然后，去除金属层并在金属硅，金属锗或金属硅锗层上形成源/漏电极。 第三个改进包括在III-V沟道层上形成IV族和/或VI族元素的层，以及退火以使IV族和/或VI族物质掺杂III-V通道层。 第四个改进包括在III-V器件的接近区域上形成的钝化层和/或偶极层。

公开(公告)号：US07435987B1

公开(公告)日：2008-10-14

申请号：US11728890

申请日：2007-03-27

申请人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

发明人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

IPC分类号： H01L31/0328

CPC分类号： H01L29/155 ,  H01L29/165 ,  H01L29/66431 ,  H01L29/7782

摘要： In one embodiment, the present invention includes a method for forming a transistor that includes forming a first buffer layer of silicon germanium tin (SiGe(Sn)) on a silicon (Si) substrate, forming a barrier layer on the first buffer layer, the barrier layer comprising silicon germanium (Si1−xGex), and forming a quantum well (QW) layer on the barrier layer including a lower QW barrier layer formed of silicon germanium carbon (Si1−yGey(C)), a strained QW channel layer formed of germanium on the lower QW layer, and an upper QW barrier layer on the strained QW channel layer formed of Si1−zGez(C). Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于形成晶体管的方法，该晶体管包括在硅（Si）衬底上形成硅锗锡（SiGe（Sn））的第一缓冲层，在第一缓冲层上形成阻挡层， 阻挡层，其包含硅锗（Si 1-x N x Ge x Si x Ga y），并且在阻挡层上形成量子阱（QW）层，其包括由硅形成的下部QW势垒层 锗碳（Si 1-y）Ge（C）），由QW层上的锗形成的应变QW沟道层和上QW沟道层 应变QW沟道层由Si 1-z≡Z（C）形成。 描述和要求保护其他实施例。

公开(公告)号：US08680575B2

公开(公告)日：2014-03-25

申请号：US13016888

申请日：2011-01-28

申请人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

发明人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

IPC分类号： H01L33/00

CPC分类号： H01L29/7782 ,  H01L21/02381 ,  H01L21/02387 ,  H01L21/0245 ,  H01L21/02494 ,  H01L21/02505 ,  H01L21/02532 ,  H01L29/1075

摘要： Embodiments of the present invention describe a semiconductor device having an buffer structure and methods of fabricating the buffer structure. The buffer structure is formed between a substrate and a quantum well layer to prevent defects in the substrate and quantum well layer due to lattice mismatch. The buffer structure comprises a first buffer layer formed on the substrate, a plurality of blocking members formed on the first buffer layer, and second buffer formed on the plurality of blocking members. The plurality of blocking members prevent the second buffer layer from being deposited directly onto the entire first buffer layer so as to minimize lattice mismatch and prevent defects in the first and second buffer layers.

摘要翻译： 本发明的实施例描述了具有缓冲结构的半导体器件和制造缓冲结构的方法。 缓冲结构形成在衬底和量子阱层之间，以防止由于晶格失配而引起的衬底和量子阱层中的缺陷。 缓冲结构包括形成在基板上的第一缓冲层，形成在第一缓冲层上的多个阻挡构件和形成在多个阻挡构件上的第二缓冲器。 多个阻挡构件防止第二缓冲层直接沉积在整个第一缓冲层上，以便最小化晶格失配并防止第一和第二缓冲层中的缺陷。

公开(公告)号：US20110156098A1

公开(公告)日：2011-06-30

申请号：US13016888

申请日：2011-01-28

申请人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

发明人： Prashant Majhi ,  Jack Kavalieros ,  Wilman Tsai

IPC分类号： H01L29/12 ,  H01L21/20

CPC分类号： H01L29/7782 ,  H01L21/02381 ,  H01L21/02387 ,  H01L21/0245 ,  H01L21/02494 ,  H01L21/02505 ,  H01L21/02532 ,  H01L29/1075

摘要： Embodiments of the present invention describe a semiconductor device having an buffer structure and methods of fabricating the buffer structure. The buffer structure is formed between a substrate and a quantum well layer to prevent defects in the substrate and quantum well layer due to lattice mismatch. The buffer structure comprises a first buffer layer formed on the substrate, a plurality of blocking members formed on the first buffer layer, and second buffer formed on the plurality of blocking members. The plurality of blocking members prevent the second buffer layer from being deposited directly onto the entire first buffer layer so as to minimize lattice mismatch and prevent defects in the first and second buffer layers.

摘要翻译： 本发明的实施例描述了具有缓冲结构的半导体器件和制造缓冲结构的方法。 缓冲结构形成在衬底和量子阱层之间，以防止由于晶格失配而引起的衬底和量子阱层中的缺陷。 缓冲结构包括形成在基板上的第一缓冲层，形成在第一缓冲层上的多个阻挡构件和形成在多个阻挡构件上的第二缓冲器。 多个阻挡构件防止第二缓冲层直接沉积在整个第一缓冲层上，以便最小化晶格失配并防止第一和第二缓冲层中的缺陷。

公开(公告)号：US20080237572A1

公开(公告)日：2008-10-02

申请号：US11728890

申请日：2007-03-27

申请人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

发明人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

IPC分类号： H01L29/02

CPC分类号： H01L29/155 ,  H01L29/165 ,  H01L29/66431 ,  H01L29/7782

摘要： In one embodiment, the present invention includes a method for forming a transistor that includes forming a first buffer layer of silicon germanium tin (SiGe(Sn)) on a silicon (Si) substrate, forming a barrier layer on the first buffer layer, the barrier layer comprising silicon germanium (Si1-xGex), and forming a quantum well (QW) layer on the barrier layer including a lower QW barrier layer formed of silicon germanium carbon (Si1-yGey(C)), a strained QW channel layer formed of germanium on the lower QW layer, and an upper QW barrier layer on the strained QW channel layer formed of Si1-zGez(C). Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于形成晶体管的方法，该晶体管包括在硅（Si）衬底上形成硅锗锡（SiGe（Sn））的第一缓冲层，在第一缓冲层上形成阻挡层， 阻挡层，其包含硅锗（Si 1-x N x Ge x Si x Ga y），并且在阻挡层上形成量子阱（QW）层，其包括由硅形成的下部QW势垒层 锗碳（Si 1-y）Ge（C）），由QW层上的锗形成的应变QW沟道层和上QW沟道层 应变QW沟道层由Si 1-z≡Z（C）形成。 描述和要求保护其他实施例。

公开(公告)号：US08921830B2

公开(公告)日：2014-12-30

申请号：US13461962

申请日：2012-05-02

申请人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

发明人： Chi On Chui ,  Prashant Majhi ,  Wilman Tsai ,  Jack T. Kavalieros

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L29/66 ,  H01L29/778

CPC分类号： H01L29/66977 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66431 ,  H01L29/66795 ,  H01L29/778 ,  H01L29/7842 ,  H01L29/785

摘要： In one embodiment, the present invention includes an apparatus having a substrate, a buried oxide layer formed on the substrate, a silicon on insulator (SOI) core formed on the buried oxide layer, a compressive strained quantum well (QW) layer wrapped around the SOI core, and a tensile strained silicon layer wrapped around the QW layer. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种具有衬底，形成在衬底上的掩埋氧化物层，形成在掩埋氧化物层上的绝缘体上硅（SOI）芯体，围绕着该衬底的压应变量子阱（QW）层） SOI芯，以及围绕QW层缠绕的拉伸应变硅层。 描述和要求保护其他实施例。