公开(公告)号：US20140181563A1

公开(公告)日：2014-06-26

申请号：US13726485

申请日：2012-12-24

申请人： Neil Songer ,  Barnes Cooper ,  Robert Gough ,  Jaya Jeyaseelan ,  William Knolla

发明人： Neil Songer ,  Barnes Cooper ,  Robert Gough ,  Jaya Jeyaseelan ,  William Knolla

IPC分类号： G06F1/28

CPC分类号： G06F1/3203 ,  G06F1/3243 ,  G06F1/3265 ,  Y02D10/152 ,  Y02D10/153

摘要： Particular embodiments described herein can offer a method that includes determining that a first reported latency tolerance associated with at least one first device has not been received, and causing determination of a platform latency tolerance based, at least in part, on a first predefined latency tolerance, which is to serve as a substitute for the first reported latency tolerance.

摘要翻译： 本文描述的特定实施例可以提供一种方法，其包括确定尚未接收到与至少一个第一设备相关联的第一报告延迟容限，并且至少部分地基于第一预定义延迟容限来确定平台等待时间容限 ，这是替代第一次报告的延迟容忍度。

公开(公告)号：US20140181334A1

公开(公告)日：2014-06-26

申请号：US13726481

申请日：2012-12-24

申请人： Jaya L. Jeyaseelan ,  Jim Walsh ,  Neil Songer ,  Barnes Cooper

发明人： Jaya L. Jeyaseelan ,  Jim Walsh ,  Neil Songer ,  Barnes Cooper

IPC分类号： G06F13/10

CPC分类号： G06F13/10 ,  Y02D10/14

摘要： Particular embodiments described herein can offer a method that includes receiving first link state information associated with a first device, determining, by a processor, an upward latency tolerance based, at least in part, on the first link state information, and providing the upward latency tolerance to a power management controller.

摘要翻译： 本文描述的特定实施例可以提供一种方法，其包括接收与第一设备相关联的第一链路状态信息，由处理器至少部分地基于第一链路状态信息确定上行延迟容限，并提供向上延迟 对电源管理控制器的容限。

公开(公告)号：US20130132755A1

公开(公告)日：2013-05-23

申请号：US13725880

申请日：2012-12-21

申请人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

发明人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

IPC分类号： G06F1/32

CPC分类号： G06F1/3234 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3253 ,  G06F1/3287 ,  Y02D10/151 ,  Y02D50/20

摘要： A method and apparatus for intelligent power management for low power link states. Some embodiments include methods, apparatuses, and systems for a device coupled to a controller via a link; a link power management engine to alter a power state of the link based on a transaction and some knowledge of future transactions between the device and the controller; and a memory or logic to store the link power management engine. In some embodiments, the memory stores information about at least one of the following: the power state of the link, the device buffering, the controller or device state or a history of transactions. In some embodiments, the device is a peripheral of a computer system. In some embodiments, the method may include transitioning the device to various link states. Other embodiments are described.

摘要翻译： 一种用于低功率链路状态智能电源管理的方法和装置。 一些实施例包括用于经由链路耦合到控制器的设备的方法，设备和系统; 链路功率管理引擎，用于基于事务改变链路的功率状态以及对设备和控制器之间的未来事务的一些知识; 以及用于存储链路电源管理引擎的存储器或逻辑。 在一些实施例中，存储器存储关于以下至少一个的信息：链路的功率状态，设备缓冲，控制器或设备状态或事务历史。 在一些实施例中，设备是计算机系统的外设。 在一些实施例中，该方法可以包括将设备转换到各种链路状态。 描述其他实施例。

公开(公告)号：US20120102349A1

公开(公告)日：2012-04-26

申请号：US13089669

申请日：2011-04-19

申请人： Susumu Arai ,  Michael Walz ,  Barnes Cooper

发明人： Susumu Arai ,  Michael Walz ,  Barnes Cooper

IPC分类号： G06F1/32

CPC分类号： G06F1/3203

摘要： A next idle state for a processor in a system may be determined based on a previous idle period and a previous idle state. The next idle state for the processor may also be determined based on times when interrupts are generated by devices in the system.

摘要翻译： 可以基于先前的空闲时段和先前的空闲状态来确定系统中的处理器的下一个空闲状态。 处理器的下一个空闲状态也可以基于系统中的设备产生中断的时间来确定。

公开(公告)号：US07984314B2

公开(公告)日：2011-07-19

申请号：US11906007

申请日：2007-09-29

申请人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

发明人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

IPC分类号： G06F1/00

CPC分类号： G06F1/3234 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3253 ,  G06F1/3287 ,  Y02D10/151 ,  Y02D50/20

摘要： A method and apparatus for intelligent power management for low power link states. Some embodiments include methods, apparatuses, and systems for a device coupled to a controller via a link; a link power management engine to alter a power state of the link based on a transaction and some knowledge of future transactions between the device and the controller; and a memory or logic to store the link power management engine. In some embodiments, the memory stores information about at least one of the following: the power state of the link, the device buffering, the controller or device state or a history of transactions. In some embodiments, the device is a peripheral of a computer system. In some embodiments, the method may include transitioning the device to various link states. Other embodiments are described.

摘要翻译： 一种用于低功率链路状态智能电源管理的方法和装置。 一些实施例包括用于经由链路耦合到控制器的设备的方法，设备和系统; 链路功率管理引擎，用于基于事务改变链路的功率状态以及对设备和控制器之间的未来事务的一些知识; 以及用于存储链路电源管理引擎的存储器或逻辑。 在一些实施例中，存储器存储关于以下至少一个的信息：链路的功率状态，设备缓冲，控制器或设备状态或事务历史。 在一些实施例中，设备是计算机系统的外设。 在一些实施例中，该方法可以包括将设备转换到各种链路状态。 描述其他实施例。

公开(公告)号：US20100125723A1

公开(公告)日：2010-05-20

申请号：US12274276

申请日：2008-11-19

申请人： Barnes Cooper ,  Faraz A. Siddiqi ,  Michael R. Rothman ,  Vincent J. Zimmer

发明人： Barnes Cooper ,  Faraz A. Siddiqi ,  Michael R. Rothman ,  Vincent J. Zimmer

IPC分类号： G06F9/24

CPC分类号： G06F9/4411

摘要： A method and system to perform a fast reset or restart of a platform by minimizing the hardware initialization of IO devices in the platform during a restart of the platform. The basic input/output system (BIOS) of the platform traps any software initiated reset request (SIRR) or warm reset. The BIOS restores the input/output (IO) devices coupled with the platform to their previous hardware state to avoid the full platform initialization when the SIRR is trapped. The restart of the platform can be performed in a fast manner as the full platform initialization is minimized.

摘要翻译： 一种方法和系统，通过在平台的重新启动期间最小化平台中的IO设备的硬件初始化来执行平台的快速重置或重新启动。 平台的基本输入/输出系统（BIOS）捕获任何软件启动的复位请求（SIRR）或热复位。 BIOS将与平台耦合的输入/输出（IO）设备恢复到其先前的硬件状态，以避免SIRR被捕获时的完整平台初始化。 当平台初始化最小化时，平台的重新启动可以以快速的方式执行。

公开(公告)号：US07694164B2

公开(公告)日：2010-04-06

申请号：US10251202

申请日：2002-09-20

申请人： Avinash P. Chakravarthy ,  Barnes Cooper ,  Robert Gough ,  John W. Horigan

发明人： Avinash P. Chakravarthy ,  Barnes Cooper ,  Robert Gough ,  John W. Horigan

IPC分类号： G06F1/04

CPC分类号： G06F1/3203

摘要： A method and device are provided to monitor clock control signals from a CPU core; and calculate a time period during a sampling interval that the CPU core was used to perform work based on the clock control signals.

摘要翻译： 提供了一种方法和装置来监视来自CPU核心的时钟控制信号; 并根据时钟控制信号计算CPU核心被采用执行工作的采样间隔期间的时间段。

公开(公告)号：US07596709B2

公开(公告)日：2009-09-29

申请号：US11478119

申请日：2006-06-28

申请人： Barnes Cooper ,  Jalaleddin Arjangrad

发明人： Barnes Cooper ,  Jalaleddin Arjangrad

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/124 ,  Y02D10/126 ,  Y02D10/128

摘要： A demand-based method and system of a processor power management is described. A processor is caused to enter a particular performance mode based on a first and a second utilization threshold. The particular performance mode includes at least a first performance mode, a second performance mode, and a third performance mode. The processor is caused to operate with a clock frequency in the third performance mode that is lower than the clock frequency of the processor in the first and second performance modes.

摘要翻译： 描述了基于需求的处理器电源管理方法和系统。 使处理器基于第一和第二利用阈值进入特定的演奏模式。 特定性能模式至少包括第一演奏模式，第二演奏模式和第三演奏模式。 导致处理器在第三性能模式中的时钟频率下操作，该时钟频率比第一和第二演奏模式中处理器的时钟频率低。

公开(公告)号：US20090172434A1

公开(公告)日：2009-07-02

申请号：US12006251

申请日：2007-12-31

申请人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jeyaseelan ,  Barnes Cooper ,  Nilesh V. Shah

发明人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jeyaseelan ,  Barnes Cooper ,  Nilesh V. Shah

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3246 ,  G06F1/329 ,  Y02D10/24

摘要： In some embodiments, an electronic apparatus comprises at least one processor, a plurality of components, and a policy engine comprising logic to receive latency data from one or more components in the electronic device, compute a minimum latency tolerance value from the latency data, and determine a power management policy from the minimum latency tolerance value.

摘要翻译： 在一些实施例中，电子设备包括至少一个处理器，多个组件以及包括用于从电子设备中的一个或多个组件接收等待时间数据的逻辑的策略引擎，从等待时间数据计算最小等待时间容差值，以及 从最小延迟容限值确定电源管理策略。

公开(公告)号：US20070150759A1

公开(公告)日：2007-06-28

申请号：US11316541

申请日：2005-12-22

申请人： Vasudevan Srinivasan ,  Susumu Arai ,  Barnes Cooper

发明人： Vasudevan Srinivasan ,  Susumu Arai ,  Barnes Cooper

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/329 ,  G06F9/4818 ,  G06F11/3423 ,  G06F11/3466 ,  Y02D10/24

摘要： In some embodiments, the method and apparatus to provide for the detection of processor transition states is described. Some embodiments include at least two threads which provide detection for high and low priority states, which provide for power state transitions by the operating system: The low priority thread runs just prior to entry into an idle or low power state; the high priority thread runs when the idle state is ended or the highest power state is reached. In some embodiments, the use of these threads provides for the detection of processor state transitions and idle times independently of the operating system. Other embodiments are described.

摘要翻译： 在一些实施例中，描述了提供用于检测处理器转换状态的方法和装置。 一些实施例包括提供针对高优先级和低优先级状态的检测的至少两个线程，其提供操作系统的功率状态转换：低优先级线程在进入空闲或低功率状态之前运行; 高优先级线程在空闲状态结束或达到最高功率状态时运行。 在一些实施例中，这些线程的使用提供独立于操作系统的处理器状态转换和空闲时间的检测。 描述其他实施例。