公开(公告)号：US20100174855A1

公开(公告)日：2010-07-08

申请号：US12651827

申请日：2010-01-04

申请人： Luca De Santis ,  Pasquale Conenna

发明人： Luca De Santis ,  Pasquale Conenna

IPC分类号： G06F12/00 ,  G06F12/02

CPC分类号： G06F12/0246 ,  G06F12/0875 ,  G06F13/16 ,  G06F13/1694 ,  G06F2212/202 ,  G06F2212/452 ,  G11C16/10

摘要： A controller for a memory device and methods are provided. The controller has an updateable register bank adapted to send a first signal to an analog/memory core of the memory device for controlling operation of the analog/memory core. The analog/memory core has an array of flash memory cells and supporting analog access circuitry. A bus controller is coupled to the register bank. The bus controller is adapted to receive a second signal from the register bank and to send a third signal to the register bank for updating the register bank. A select register is coupled to the register bank. A processor is coupled to the bus controller and the select register.

摘要翻译： 提供了一种用于存储器件和方法的控制器。 控制器具有可更新的寄存器组，其适于将第一信号发送到存储器件的模拟/存储器核心，以控制模拟/存储器核心的操作。 模拟/存储器内核具有闪存单元阵列和支持模拟存取电路。 总线控制器耦合到寄存器组。 总线控制器适于从寄存器组接收第二信号，并向寄存器组发送第三信号以更新寄存器组。 选择寄存器耦合到寄存器组。 一个处理器耦合到总线控制器和选择寄存器。

公开(公告)号：US07420849B2

公开(公告)日：2008-09-02

申请号：US11508728

申请日：2006-08-23

申请人： Luca De Santis ,  Luigi Pilolli

发明人： Luca De Santis ,  Luigi Pilolli

IPC分类号： G11C11/34 ,  G11C16/06

CPC分类号： G06F3/061 ,  G06F3/0659 ,  G06F3/0688 ,  G06F12/0875 ,  G06F12/0893 ,  G06F13/1668 ,  G06F2212/2022 ,  G06F2212/452 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/16 ,  G11C11/4074 ,  G11C11/4096 ,  G11C16/06 ,  G11C16/10 ,  G11C2207/2245 ,  Y02D10/13 ,  Y02D10/14

摘要： A memory device distributed controller circuit distributes memory control functions amongst a plurality of memory controllers. A master controller receives an interpreted command and activates the appropriate slave controllers depending on the command. The slave controllers can include a data cache controller that is coupled to and controls the data cache and an analog controller that is coupled to and controls the analog voltage generation circuit. The respective controllers have appropriate software/firmware instructions that determine the response the respective controllers take in response to the received command.

摘要翻译： 存储器件分布式控制器电路在多个存储器控制器之间分配存储器控制功能。 主控制器接收解释命令，并根据命令激活适当的从控制器。 从控制器可以包括耦合到并控制数据高速缓存的数据高速缓存控制器和耦合到并控制模拟电压产生电路的模拟控制器。 相应的控制器具有适当的软件/固件指令，其确定相应控制器响应于所接收的命令所采取的响应。

公开(公告)号：US07318181B2

公开(公告)日：2008-01-08

申请号：US11166500

申请日：2005-06-24

申请人： Giovanni Naso ,  Pasquale Pistilli ,  Luca De Santis ,  Pasquale Conenna

发明人： Giovanni Naso ,  Pasquale Pistilli ,  Luca De Santis ,  Pasquale Conenna

IPC分类号： G11C29/00

CPC分类号： G11C29/12015 ,  G11C16/04 ,  G11C29/16 ,  G11C29/48 ,  G11C29/50004

摘要： A circuit to monitor the activity of a memory device during program/erase operations that are managed by a ROM-based microcontroller. Different signals can be monitored according to different test modes. The ROM-based microcontroller is triggered by a clock that can be connected to an internal fixed frequency oscillator or to an external clock source for which the frequency can be varied from 0 Hz to any frequency required by the application. The circuit outputs state machine status data, read only memory addresses, and memory status information in a series of multiplexing operations to provide a tester with the ability to determine the state of a memory device during various memory operations.

摘要翻译： 用于在由基于ROM的微控制器管理的编程/擦除操作期间监视存储器件的活动的电路。 可以根据不同的测试模式监控不同的信号。 基于ROM的微控制器由可连接到内部固定频率振荡器或外部时钟源的时钟触发，频率可以从0 Hz变化到应用所需的任何频率。 电路在一系列复用操作中输出状态机状态数据，只读存储器地址和存储器状态信息，以向测试者提供在各种存储器操作期间确定存储器件的状态的能力。

公开(公告)号：US07143255B2

公开(公告)日：2006-11-28

申请号：US10854397

申请日：2004-05-26

申请人： Luca De Santis ,  Tommaso Vali

发明人： Luca De Santis ,  Tommaso Vali

IPC分类号： G06F12/14

CPC分类号： G11C16/22

摘要： A chip protection register lock circuit uses a plurality of lock bits in a lock bit register. If the register contains N bits, N/2 bits of the register are coupled to an erase circuit and the remaining N/2 bits are coupled to a programming circuit. After the chip protection register is programmed, the group of N/2 bits coupled to the erase circuit are erased and the remaining N/2 bits are programmed such that an alternating pattern of logical ones and zeros are in the lock bit register. A read and compare circuit generates a lock indication if the alternating pattern is present.

摘要翻译： 芯片保护寄存器锁定电路在锁定位寄存器中使用多个锁定位。 如果寄存器包含N位，则寄存器的N / 2位耦合到擦除电路，剩余的N / 2位耦合到编程电路。 在编程芯片保护寄存器之后，擦除与擦除电路相关的N / 2位的组，并对其余的N / 2位进行编程，使得逻辑1和0的交替模式位于锁定位寄存器中。 如果存在交替模式，则读取和比较电路产生锁定指示。

公开(公告)号：US06977852B2

公开(公告)日：2005-12-20

申请号：US10696973

申请日：2003-10-30

申请人： Giovanni Naso ,  Pasquale Pistilli ,  Luca De Santis ,  Pasquale Conenna

发明人： Giovanni Naso ,  Pasquale Pistilli ,  Luca De Santis ,  Pasquale Conenna

IPC分类号： G01R31/28 ,  G06F9/00 ,  G06F9/24 ,  G06F11/00 ,  G06F15/177 ,  G11C7/00 ,  G11C17/00 ,  G11C29/16 ,  G11C29/48

CPC分类号： G11C29/12015 ,  G11C16/04 ,  G11C29/16 ,  G11C29/48 ,  G11C29/50004

摘要： A circuit to monitor the activity of a memory device during program/erase operations that are managed by a ROM-based microcontroller. Different signals can be monitored according to different test modes. The ROM-based microcontroller is triggered by a clock that can be connected to an internal fixed frequency oscillator or to an external clock source for which the frequency can be varied from 0 Hz to any frequency required by the application. The circuit outputs state machine status data, read only memory addresses, and memory status information in a series of multiplexing operations to provide a tester with the ability to determine the state of a memory device during various memory operations.

摘要翻译： 用于在由基于ROM的微控制器管理的编程/擦除操作期间监视存储器件的活动的电路。 可以根据不同的测试模式监控不同的信号。 基于ROM的微控制器由可连接到内部固定频率振荡器或外部时钟源的时钟触发，频率可以从0 Hz变化到应用所需的任何频率。 电路在一系列复用操作中输出状态机状态数据，只读存储器地址和存储器状态信息，以向测试者提供在各种存储器操作期间确定存储器件的状态的能力。