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    Semiconductor interconnect air gap formation process
    41.
    发明授权
    Semiconductor interconnect air gap formation process 失效
    半导体互连气隙形成过程

    公开(公告)号：US07754601B2

    公开(公告)日：2010-07-13

    申请号：US12132233

    申请日：2008-06-03

    申请人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/7682

    摘要： A semiconductor package including an interconnect air gap and method for making the same. The semiconductor package includes a dielectric layer, a metallic interconnect, an air gap disposed between the dielectric layer and interconnect, and a spacer interspersed between the metallic interconnect and air gap. The metallic interconnect is laterally supported by and isolated from the air gap by the spacer. A method for making the same is also provided.

    摘要翻译： 一种包括互连气隙的半导体封装及其制造方法。 半导体封装包括电介质层，金属互连，设置在电介质层和互连之间的空气间隙和散布在金属互连和气隙之间的间隔物。 金属互连由间隔件横向支撑并与气隙隔离。 还提供了制造该方法的方法。

    Parametric Testline with Increased Test Pattern Areas
    42.
    发明申请
    Parametric Testline with Increased Test Pattern Areas 有权
    参数测试线与增加的测试模式区域

    公开(公告)号：US20100164521A1

    公开(公告)日：2010-07-01

    申请号：US12704252

    申请日：2010-02-11

    申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： G01R31/02

    CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

    摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

    Structure for Reducing Integrated Circuit Corner Peeling
    43.
    发明申请
    Structure for Reducing Integrated Circuit Corner Peeling 有权
    降低集成电路角剥离的结构

    公开(公告)号：US20100025824A1

    公开(公告)日：2010-02-04

    申请号：US12181663

    申请日：2008-07-29

    申请人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

    发明人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

    IPC分类号： H01L21/302 ,  H01L23/58

    CPC分类号： H01L23/49811 ,  H01L21/78 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A crack prevention structure that reduces integrated circuit corner peeling and reduces cracking is disclosed. The crack prevention structure comprises a semiconductor substrate; a first plurality of dielectric layers of a first material disposed over the semiconductor substrate; a second plurality of dielectric layers of a second material different than the first material, disposed on the first plurality of dielectric layers, wherein the first plurality of dielectric layers and the second plurality of dielectric layers meet at an interface; and a plurality of metal structures and a plurality of via structures formed through the interface of the first plurality of dielectric layers and the second plurality of dielectric layers.

    摘要翻译： 公开了一种减少集成电路角剥离并减少开裂的防裂结构。 防裂结构包括半导体衬底; 设置在所述半导体衬底上的第一材料的第一多个电介质层; 设置在所述第一多个电介质层上的第二材料的不同于所述第一材料的第二多个电介质层，其中所述第一多个电介质层和所述第二多个电介质层在界面处相交; 以及通过所述第一多个介电层和所述第二多个电介质层的界面形成的多个金属结构体和多个通孔结构。

    Metal electrical fuse structure
    44.
    发明授权
    Metal electrical fuse structure 有权
    金属电熔丝结构

    公开(公告)号：US07651893B2

    公开(公告)日：2010-01-26

    申请号：US11320233

    申请日：2005-12-27

    申请人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    发明人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    IPC分类号： H01L21/82

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    摘要： An electrical fuse and a method for forming the same are provided. The electrical fuse includes a dielectric layer over a shallow trench isolation region and a contact plug extending from a top surface of the dielectric layer to the shallow trench isolation region, wherein the contact plug comprises a middle portion substantially narrower than the two end portions. The contact plug forms a fuse element. The electrical fuse further includes two metal lines in a metallization layer on the dielectric layer, wherein each of the two metal lines is connected to different ones of the end portions of the contact plug.

    摘要翻译： 提供电熔丝及其形成方法。 电熔丝包括在浅沟槽隔离区域上的电介质层和从电介质层的顶表面延伸到浅沟槽隔离区域的接触插塞，其中接触插塞包括基本上比两个端部部分窄的中间部分。 接触插头形成熔丝元件。 电熔丝还包括在电介质层上的金属化层中的两条金属线，其中两条金属线中的每一条连接到接触插塞的不同端部。

    AIR GAP STRUCTURE DESIGN FOR ADVANCED INTEGRATED CIRCUIT TECHNOLOGY
    46.
    发明申请
    AIR GAP STRUCTURE DESIGN FOR ADVANCED INTEGRATED CIRCUIT TECHNOLOGY 审中-公开
    高级集成电路技术的空气隙结构设计

    公开(公告)号：US20090081862A1

    公开(公告)日：2009-03-26

    申请号：US11860122

    申请日：2007-09-24

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Benson Liu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Benson Liu

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/7682 ,  H01L21/76831

    摘要： A method for forming air gaps between interconnect structures in semiconductor devices provides a sacrificial layer formed over a dielectric and within openings formed therein. The sacrificial layer is a blanket layer that is converted to a material that is consumable in an etchant composition that the dielectric material and a subsequently formed interconnect material are resistant to. After the interconnect material is deposited a planarized surface including portions of the dielectric material, vertical sections of the converted material and portions of the interconnect material is produced. The etchant composition then removes the converted material thereby forming voids. A capping layer is formed over the structure resulting in air gaps. A sidewall protection layer may be optionally formed between the interconnect structure and the sacrificial material. In some embodiments an ARC layer may be formed over the dielectric and form part of the planar surface.

    摘要翻译： 用于在半导体器件中的互连结构之间形成气隙的方法提供了形成在电介质上并在其内形成的开口内的牺牲层。 牺牲层是覆盖层，其被转化为在蚀刻剂组合物中消耗的材料，电介质材料和随后形成的互连材料是耐受的。 在互连材料沉积之后，包括介电材料的部分的平坦化表面，产生转换材料的垂直部分和互连材料的部分。 然后蚀刻剂组合物去除转化的材料，从而形成空隙。 在结构上形成覆盖层，导致气隙。 侧壁保护层可以可选地形成在互连结构和牺牲材料之间。 在一些实施例中，可以在电介质上形成ARC层并形成平面表面的一部分。

    Metal e-Fuse structure design
    47.
    发明申请
    Metal e-Fuse structure design 有权
    金属电子保险丝结构设计

    公开(公告)号：US20080217735A1

    公开(公告)日：2008-09-11

    申请号：US11716206

    申请日：2007-03-09

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    IPC分类号： H01L29/00

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit structure is provided. The integrated circuit structure includes a semiconductor substrate; a dielectric layer over the semiconductor substrate; a metal fuse in the dielectric layer; a dummy pattern adjacent the metal fuse; and a metal line in the dielectric layer, wherein a thickness of the metal fuse is substantially less than a thickness of the metal line.

    摘要翻译： 提供集成电路结构。 集成电路结构包括半导体衬底; 半导体衬底上的电介质层; 电介质层中的金属保险丝; 与金属保险丝相邻的虚拟图案; 以及介电层中的金属线，其中金属熔丝的厚度基本上小于金属线的厚度。

    Metal electrical fuse structure
    48.
    发明申请
    Metal electrical fuse structure 有权
    金属电熔丝结构

    公开(公告)号：US20070145515A1

    公开(公告)日：2007-06-28

    申请号：US11320233

    申请日：2005-12-27

    申请人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    发明人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    IPC分类号： H01L29/00

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    摘要： An electrical fuse and a method for forming the same are provided. The electrical fuse includes a dielectric layer over a shallow trench isolation region and a contact plug extending from a top surface of the dielectric layer to the shallow trench isolation region, wherein the contact plug comprises a middle portion substantially narrower than the two end portions. The contact plug forms a fuse element. The electrical fuse further includes two metal lines in a metallization layer on the dielectric layer, wherein each of the two metal lines is connected to different ones of the end portions of the contact plug.

    摘要翻译： 提供电熔丝及其形成方法。 电熔丝包括在浅沟槽隔离区域上的电介质层和从电介质层的顶表面延伸到浅沟槽隔离区域的接触插塞，其中接触插塞包括基本上比两个端部部分窄的中间部分。 接触插头形成熔丝元件。 电熔丝还包括在电介质层上的金属化层中的两条金属线，其中两条金属线中的每一条连接到接触插塞的不同端部。

    Wafer scribe line structure for improving IC reliability
    49.
    发明授权
    Wafer scribe line structure for improving IC reliability 有权
    晶片刻划线结构，提高IC的可靠性

    公开(公告)号：US08648444B2

    公开(公告)日：2014-02-11

    申请号：US12054082

    申请日：2008-03-24

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    IPC分类号： H01L21/78

    CPC分类号： H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor wafer having a multi-layer wiring structure is disclosed. The wafer comprises a plurality of chip die areas arranged on the wafer in an array and scribe line areas between the chip die areas. The scribe lines of a semiconductor wafer having USG top-level wiring layers above ELK wiring layers have at least one metal film structures substantially covering corner regions where two scribe lines intersect to inhibit delamination at the USG/ELK interface during wafer dicing operation.

    摘要翻译： 公开了具有多层布线结构的半导体晶片。 晶片包括排列在晶片上的多个芯片管芯区域和在芯片管芯区域之间的划线区域。 具有在ELK布线层之上的USG顶层布线层的半导体晶片的划线具有至少一个金属膜结构，其基本上覆盖两个划线相交的拐角区域，以在晶片切割操作期间在USG / ELK界面处抑制分层。